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학위논문 상세정보

Shadow Register를 가진 DSP 기능 강화 내장형 프로세서 원문보기
(The) DSP Enhancement Embedded Processor with Shadow Register

  • 저자

    안성수

  • 학위수여기관

    고려대학교 대학원

  • 학위구분

    국내석사

  • 학과

    전자정보공학과

  • 지도교수

  • 발행년도

    2004

  • 총페이지

    ⅷ, 62p.

  • 키워드

    EISC 구조 내장형 프로세서 Shadow Register;

  • 언어

    kor

  • 원문 URL

    http://www.riss.kr/link?id=T10074226&outLink=K  

  • 초록

    EISC(Extendable Instruction Set Computer) 구조를 기반으로 하여 구현된 AE32000B 프로세서 코어에 디지털 신호처리 능력을 효율적으로 강화시키기 위한 연구를 수행하였다. 멀티미디어 환경에서 성능 향상을 위하여, 본 논문에서는 Shadow Register File 구조를 AE32000B에 도입한 s-DSP 프로세서를 설계하였다. 이 s-DSP 프로세서의 설계과정에서는 데이터 패스 및 컴퍼넌트를 약간만 변경하여 재사용함으로써 하드웨어의 증가와 제어 신호의 복잡도 증가를 최소화 하였다. 다음으로 EISC 구조의 디지털 신호처리 명령어군을 AE32000B 프로세서에 추가한 프로세서인 w-DSP 프로세서를 설계하였다. 이 w-DSP 프로세서 설계 과정에서 기존 AE32000B 프로세서 코어 내부에 DSP 기능 유닛들을 통합함으로써, 제어 회로의 증가를 줄일 수 있었다. 구현된 프로세서에 MAD (Mpeg Audio Decoder) 라이브러리의 IMDCT (Inverse Modified Discrete Cosine Transform) 알고리즘과 JPEG (Joint Photographic Experts Group)에 사용되는 DCT(Discrete Cosine Transform), IDCT(Inverse Discrete Cosine Transform) 알고리즘을 목표로 한 시뮬레이션 결과에서 AE32000B에 비하여 s-DSP가 약간의 하드웨어 증가만으로 실행시간에서 현저한 성능 향상이 있음을 확인할 수 있었다. 이 결과는 이상적인 상태의 메모리 모델에서 얻은 것이므로, 좀 더 실제적인 모델에서는 더욱 높은 성능 향상이 예상된다.


    This thesis presents an effort to improve the DSP capabilities of an embedded processor core, called AE32000B, which implements the EISC(Extendable Instruction Set Computer). In order to improve the performance on multimedia applications, the shadow register file is added onto AE32000B. During the design process of the resulting processor named as s-DSP, the increase in hardware and control signal of complexity is minimized by exploiting the existing datapath and components with only a slight diverge. The DSP instructions of the EISC ISA are added onto AE32000B. During the design process of the resulting processor named as w-DSP, the increase in control circuitry is minimized by dividing DSP functionalities into several functional units. Using the IMDCT(Inverse Modified Discrete Cosine Transform), DCT(Discrete Cosine Transform) and IDCT(Inverse Discrete Cosine Transform) algorithm as the benchmark, our simulation and synthesis results show that the developed processor can reduce the execution time with only a slight increase of hardware usage. Because the results are achieved under the ideal condition of memory device, a better performance are expected for more practical conditions.


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