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학위논문 상세정보

균등 지연 모형을 이용한 회로의 게이트 크기 결정 방법 원문보기
Gate Sizing of Circuits Using Equal Delay Model

  • 저자

    이승호

  • 학위수여기관

    울산대학교

  • 학위구분

    국내박사

  • 학과

    컴퓨터공학전공

  • 지도교수

    장종권

  • 발행년도

    2014

  • 총페이지

    49

  • 키워드

    균등 지연 모형+게이트 크기 결정+논리 노력 모형+전력소비;

  • 언어

    kor

  • 원문 URL

    http://www.riss.kr/link?id=T13540310&outLink=K  

  • 초록

    설계사양에 부합하는 토폴로지의 선택과 게이트 크기의 결정은 칩 설계에서 매우 중요한 과정이다. 이 선택과 결정의 과정에서 전체 설계시간을 줄이기 위한 체계적인 접근 방법으로 논리 노력 기법이 개발되었다. 이 기법은 설계의 상위 단계에서 빠르게 지연의 값을 측정할 수 있는 간단한 수기 계산 방법으로 지연을 최소화하는 설계에서 반복적인 작업을 줄이는 장점이 있다. 그러나 이 기법은 고정 지연조건에서 최소의 면적이나 전력소비를 위한 경로를 설계할 때 적용하기 어려운 단점이 있다. 따라서 이 단점을 보완하여 논리 경로에서 전력과 지연의 효율을 최적화하는 방법의 필요성이 대두된다. 본 논문은 논리 노력 모형에 기초한 균등 지연 모형을 제안하고 단일경로부터 다중경로의 일반회로까지 적용할 수 있는 확장 알고리즘을 제안한다. 본 논문에서 제안된 방법의 효율성을 검증하기 위하여 세 가지 다른 종류의 경로에 대한 회로들을 사용하여 시뮬레이션을 수행한 결과를 기존의 논리 노력 모형을 이용한 방법과 비교하였다. 그 결과로 본 논문에서 제안한 균등 지연 모형을 이용한 게이트들의 트랜지스터 크기 설정 방법이 최소 지연을 목표로 하는 기존의 논리 노력 모형의 방법보다 전력소비 측면에서 더 효율적임이 증명되었다.


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