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게이트 분할을 고려한 Lookup Table 방식의 기술 매칭 알고리듬
A Technology Mapping Algorithm for Lookup Table-based FPGAs Using the Gate Decomposition

이재흥    (한양대학교 전자공학과   ); 정정화    (한양대학교 전자공학과  );
  • 초록

    This paper proposes a new top-down technology mapping algorithm for minimizing the chip area and the path delay time of lookup table-based field programmable gate array(FPGA). First, we present the decomposition and factoring algorithm using common subexpre ssion which minimizes the number of basic logic blocks and levels instead of the number of literals. Secondly, we propose a cube packing algorithm considering the decomposition of gates which exceed m-input lookup table. Previous approaches perform the cube packing and the gate decomposition independently, and it causes to increase the number of basic logic blocks. Lastly, the efficiency.


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  • 이재흥 (3)

    1. 1993 "멀티플렉서 구조의 FPGA를 위한 BDD를 이용한 논리 합성 알고리듬" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a30 (12): 117~124    
  • Chong, Jongwha (86)

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