본문 바로가기
HOME> 논문 > 논문 검색상세

논문 상세정보

레지스터 전송 수준에서의 VHDL 순서문 합성에 관한 연구
A Study on Synthesis of VHDL Sequential Statements at Register Transfer Level

현민호    (서강대학교 전자공학과   ); 황선영    (서강대학교 전자공학과  );
  • 초록

    This paper Presents an algorithm for synthesis of sequential statements described at RT level VHDL. The proposed algorithm transforms sequential statements in VHDL into data-flow description consisting of concurrent statements by local and global dependency analysis and output dependency elimination. Transformation into concurrent statements makes it possible to reduce the cost of the synthesized hardwares, thus to get optimal synthesis results that will befit the designer 's intention. This algorithm has been implemented on VSYN and experimental results show that more compact gate-level hardwares are generated compared with Power View system from ViewLogic and Design Analyzer from Synopsys.


 저자의 다른 논문

  • 현민호 (1)

    1. 1997 "파이프라인을 지원하는 ASIP 합성 시스템의 설계" 한국통신학회논문지 = The journal of the Korean institute of communication science 22 (3): 444~453    
  • Hwang, Sun-Young (73)

 활용도 분석

  • 상세보기

    amChart 영역
  • 원문보기

    amChart 영역

원문보기

무료다운로드
  • NDSL :
유료다운로드

유료 다운로드의 경우 해당 사이트의 정책에 따라 신규 회원가입, 로그인, 유료 구매 등이 필요할 수 있습니다. 해당 사이트에서 발생하는 귀하의 모든 정보활동은 NDSL의 서비스 정책과 무관합니다.

원문복사신청을 하시면, 일부 해외 인쇄학술지의 경우 외국학술지지원센터(FRIC)에서
무료 원문복사 서비스를 제공합니다.

NDSL에서는 해당 원문을 복사서비스하고 있습니다. 위의 원문복사신청 또는 장바구니 담기를 통하여 원문복사서비스 이용이 가능합니다.

이 논문과 함께 출판된 논문 + 더보기