본문 바로가기
HOME> 논문 > 논문 검색상세

논문 상세정보

VHDL 표현으로부터의 시간 지연 합성
Timing Synthesis from VHDL Description

박상헌    (서울대학교 전자공학과   ); 최기영    (서울대학교 반도체공동연구소  );
  • 초록

    Timers are commonly used in hardware design for time delays that are to be much longer than the system clock period. In this paper, we present a method by which we can synthesie a hardware containing timers that implement long time delays described in VHDL. Because, in general, timers require high hardware cost, they must be utilized as efficiently as possible. To solve this problem we define a graph model and propose an algorithm that uses the graph model to minimize number of timers. A preliminary experimental result show that the algorithm implements all required time delays using minimum number of timers.


 저자의 다른 논문

  • 최기영 (13)

    1. 1994 "샘플링에 의한 시뮬레이션 결과의 압축" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a31 (5): 158~169    
    2. 1994 "RSD 수 표현 체계를 이용한 셀프 타임드 제산기의 구조" 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B b31 (5): 81~87    
    3. 1995 "VHDL 설계 데이터베이스 구현 방법의 비교 연구" 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B b32 (7): 966~973    
    4. 1995 "RC tree의 지연시간 예측" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a32 (12): 209~219    
    5. 1997 "유전자 알고리즘을 이용한 분할 버스 아키텍처의 상위 수준 합성" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (3): 1~10    
    6. 1997 "데이타 상관 증가에 의한 저전력 상위 수준 합성" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (5): 1~17    
    7. 1997 "루프의 중첩을 이용한 저전력 상위 수준 합성" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (6): 1~10    
    8. 1997 "VHDL 기술의 점진적 분석" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (7): 1~7    
    9. 1998 "부분 버스 반전 부호화를 이용한 시스템 수준 전력 최적화" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c35 (12): 23~30    
    10. 2003 "Hierarchical FSM과 Synchronous Dataflow Model을 이용한 재구성 가능한 SoC의 설계" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 40 (8): 619~630    

 활용도 분석

  • 상세보기

    amChart 영역
  • 원문보기

    amChart 영역

원문보기

무료다운로드
  • NDSL :
유료다운로드

유료 다운로드의 경우 해당 사이트의 정책에 따라 신규 회원가입, 로그인, 유료 구매 등이 필요할 수 있습니다. 해당 사이트에서 발생하는 귀하의 모든 정보활동은 NDSL의 서비스 정책과 무관합니다.

원문복사신청을 하시면, 일부 해외 인쇄학술지의 경우 외국학술지지원센터(FRIC)에서
무료 원문복사 서비스를 제공합니다.

NDSL에서는 해당 원문을 복사서비스하고 있습니다. 위의 원문복사신청 또는 장바구니 담기를 통하여 원문복사서비스 이용이 가능합니다.

이 논문과 함께 출판된 논문 + 더보기