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저전력 CMOS 회로를 위한 V$_{GS}-V_{TH}$ 스케일링
V$_{GS}-V_{TH}$ scaling for low power CMOS circuit

강대관    (서울대학교 전기공학부 및 반도체공동연구소   ); 박영준    (서울대학교 전기공학부 및 반도체공동연구소   ); 민홍식    (서울대학교 전기공학부 및 반도체공동연구소  );
  • 초록

    A simpel formular is proposed for the analysis of gate delay of CMOS gate in the low V $_{GS}-V_{TH}$ scaling. The effects of magnitude of V $_{GS}-V_{TH}$ on gate delay can be readily found through the formula so that it can be used ot design the device parameters in the low V $_{DD}$ CMOS circuits. The measured sresutls confirm the usability of the proposed formula and quantifies the improtance of V $_{TH}$ effects on gate delay under low voltae operation. Applying the formula to the prototype NMOSFET devices representing the five generations of technology, the impacts of the V $_{GS}-V_{TH}$ on the various aspects of the circuit and device characteristics are investigated in a consistent manner.


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  • 박영준 (19)

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    8. 1998 "정공과 격자의 온도를 고려한 새로운 정공 이동도 모델" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D d35 (8): 31~37    
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    10. 1999 "SOI 소자 및 회로의 전망" 전기전자재료 = Bulletin of the Korean institute of electrical and electronic material engineers 12 (9): 17~24    
  • 민홍식 (20)

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