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CMOS VLSI의 IDDQ 테스팅을 위한 ATPG 구현
Implementation of ATPG for IdDQ testing in CMOS VLSI

김강철    (진주산업대학교 전자계산학과   ); 류진수    (경상대학교 전자공학과, 자동화및 컴퓨터 응용기술연구소 연구원   ); 한석붕    (경상대학교 전자공학과, 자동화및 컴퓨터 응용기술연구소 연구원  );
  • 초록

    As the density of VLSI increases, the conventional logic testing is not sufficient to completely detect the new faults generated in design and fabrication processing. Recently, IDDQ testing becomes very attractive since it can overcome the limitations of logic testing. In this paper, G-ATPG (gyeongsang automatic test pattern genrator) is designed which is able to be adapted to IDDQ testing for combinational CMOS VLSI. In G-ATPG, stuck-at, transistor stuck-on, GOS (gate oxide short)or bridging faults which can occur within priitive gate or XOR is modelled to primitive fault patterns and the concept of a fault-sensitizing gate is used to simulate only gates that need to sensitize the faulty gate because IDDQ test does not require the process of fault propagation. Primitive fault patterns are graded to reduce CPU time for the gates in a circuit whenever a test pattern is generated. the simulation results in bench mark circuits show that CPU time and fault coverage are enhanced more than the conventional ATPG using IDDQ test.


  • 이 논문을 인용한 문헌 (1)

    1. 1999. "Implementation of IDDQ Test Pattern Generator for Bridging Faults" 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신, 24(a12): 2008~2014     

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    1. 1995 "CMOS 회로의 전류 테스팅를 위한 내장형 전류감지기 설계" 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B b32 (11): 1434~1444    
    2. 1996 "새로운 동적 CMOS 논리 설계방식을 이용한 고성능 32비트 가산기 설계" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a33 (3): 187~195    
    3. 1998 "0.8$\mu\textrm{m}$ CMOS 공정을 이용한 고성능 내장형 전류감지기의 구현" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c35 (12): 13~22    
    4. 1999 "DSP를 이용한 원격 진료용 송수신 단말기 설계" 한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences 3 (1): 97~104    
    5. 1999 "CMOS 조합회로의 IDDQ 테스트패턴 생성" 한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences 3 (1): 235~244    
    6. 1999 "ENMODL을 이용한 32 비트 CLA 설계" 한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences 3 (4): 787~794    
    7. 2001 "고속 저전력 곱셈기에 적합한 ENMODL CLA 설계" 信號處理·시스템學會 論文誌 = Journal of the institute of signal processing and systems 2 (4): 91~96    
    8. 2001 "오프셋 전압을 이용한 CMOS 연산증폭기의 테스팅" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 38 (1): 44~54    
    9. 2003 "내장된 CMOS 연산증폭기의 테스트 방법" 한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences 7 (1): 100~105    
    10. 2006 "동작적 모델 검증의 상위 레벨 사건에 대한 검출률 측정법" 한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences 10 (3): 496~502    

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