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저전압 저전력 비교기 설계기법
Low-voltage low-power comparator design techniques

이호영    (서강대학교 전자공학과   ); 곽명보    (서강대학교 전자공학과   ); 이승훈    (서강대학교 전자공학과  );
  • 초록

    A CMOS comparator is designed for low voltage and low power operations. The proposed comparator consists of a preadmplifier followed by a regenerative latch. The preasmplifier reduces the power consumption to a half with the power-down mode and the dynamic offsets of the latch, which is affected by each device mismatch, is statistically analyzed. The circuit is designed and simulated using a 0.8.mu.m n-well CMOS process and the dissipated power is 0.16mW at a 20MHz clock speed based on a 3V supply.


  • 이 논문을 인용한 문헌 (1)

    1. Seong, Kwang-Su ; Hyun, Eu-Gin ; Seo, Hee-Don 2000. "Design of High Speed Dynamic Latch Comparator with Reduced Offset using Initialization Switch" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, 37(10): 65~72     

 저자의 다른 논문

  • 이호영 (1)

    1. 2003 "선소의 추출과 그룹화를 이용한 원격탐사영상에서 건물 지붕의 복원" 대한원격탐사학회지 = Korean journal of remote sensing 19 (2): 159~169    
  • 곽명보 (1)

  • Lee, Seung-Hoon (35)

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