본문 바로가기
HOME> 논문 > 논문 검색상세

논문 상세정보

루프인식 속도를 개선한 300MHz PLL의 설계 및 제작
A 300MHz CMOS phase-locked loop with improved pull-in process

이덕민    (고려대학교 전자공학과 ASIC연구실   ); 정민수    (고려대학교 전자공학과 ASIC연구실   ); 김보은    (고려대학교 전자공학과 ASIC연구실   ); 최동명    (삼성전자 마이크로사업부   ); 김수원    (고려대학교 전자공학과 ASIC연구실  );
  • 초록

    A 300MHz PLL including FVC (frequency to voltage converter) is designed and fabricated in 0.8 $\mu$ m CMOS process. In this design, a FVC and a 2nd - order passive filter are added to the conventional charge-pump PLL to improve the acquisition time. The dual-rijng VCO(voltage controlled oscillator) realized in this paper has a frequency range form 208 to 320MHz. Integrated circuits have been fully tested and analyzed in detail and it is proved that pull-in speed is enhanced with the use fo FVC. In VCO range from 230MHz to 310MHz, experimental results show that realized PLL exhibits 4 times faster pull-in speed than that of conventional PLL.


 저자의 다른 논문

  • 김보은 (1)

    1. 1997 "CDMA 이동 통신 단말기용 950 MHz CMOS RF 주파수 합성기" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (7): 18~27    
  • 최동명 (0)

  • Kim, Soo-Won (37)

 활용도 분석

  • 상세보기

    amChart 영역
  • 원문보기

    amChart 영역

원문보기

무료다운로드
  • NDSL :
유료다운로드

유료 다운로드의 경우 해당 사이트의 정책에 따라 신규 회원가입, 로그인, 유료 구매 등이 필요할 수 있습니다. 해당 사이트에서 발생하는 귀하의 모든 정보활동은 NDSL의 서비스 정책과 무관합니다.

원문복사신청을 하시면, 일부 해외 인쇄학술지의 경우 외국학술지지원센터(FRIC)에서
무료 원문복사 서비스를 제공합니다.

NDSL에서는 해당 원문을 복사서비스하고 있습니다. 위의 원문복사신청 또는 장바구니 담기를 통하여 원문복사서비스 이용이 가능합니다.

이 논문과 함께 출판된 논문 + 더보기