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루프의 중첩을 이용한 저전력 상위 수준 합성
Power-conscious high level synthesis using loop folding

김대홍    (서울대학교 전기공학부   ); 최기영    (서울대학교 전기공학부  );
  • 초록

    By considering low power design at higher levels of abstraction rather than at lower levels of abstraction, we can apply various transformation techniques to a system design with wider view and obtain much more effective power reduction with less cost and effort. In this paper, a transformation technique, called power - conscious loop folding is proposed for high level synthesis of a low power system.Our work is focused on reducing the power consumed by functional units in adata path dominated circuit through the decrease of switching activity. Te transformation algorithm has been implemented and integrated into HYPER, a high level synthesis system for experiments. In our experiments, we could achieve a pwoer reduction of up to 50% for data path dominated circuits.


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  • 최기영 (13)

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    2. 1994 "RSD 수 표현 체계를 이용한 셀프 타임드 제산기의 구조" 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B b31 (5): 81~87    
    3. 1994 "VHDL 표현으로부터의 시간 지연 합성" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a31 (6): 209~221    
    4. 1995 "VHDL 설계 데이터베이스 구현 방법의 비교 연구" 電子工學會論文誌. Journal of the Korea institute of telematics and electronics. B b32 (7): 966~973    
    5. 1995 "RC tree의 지연시간 예측" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a32 (12): 209~219    
    6. 1997 "유전자 알고리즘을 이용한 분할 버스 아키텍처의 상위 수준 합성" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (3): 1~10    
    7. 1997 "데이타 상관 증가에 의한 저전력 상위 수준 합성" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (5): 1~17    
    8. 1997 "VHDL 기술의 점진적 분석" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c34 (7): 1~7    
    9. 1998 "부분 버스 반전 부호화를 이용한 시스템 수준 전력 최적화" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c35 (12): 23~30    
    10. 2003 "Hierarchical FSM과 Synchronous Dataflow Model을 이용한 재구성 가능한 SoC의 설계" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 40 (8): 619~630    

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