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저전압용 CMOS 연산 증폭기를 위한 전력 최소화 기법 및 그 응용
A power-reduction technique and its application for a low-voltage CMOS operational amplifier

장동영    (서강대학교 전자공학과   ); 이용미    (서강대학교 전자공학과   ); 이승훈    (서강대학교 전자공학과  );
  • 초록

    In this paper, an analog-domain powr-reduction technique for a low-voltage CMOS operational amplifier and its application to clock-based VLSI systems are proposed. The proposed technique cuts off the bias current of the op amp during a half cycle of the clock in the sleeping mode and resumes the curent supply sequentially during the remaining cycle of the clock in the normal operating mode. The proposed sequential sbiasing technique reduces about 50% of the op amp power and improves the circuit performance through high phase margin and stable settling behavior of the output voltage. The power-reduction technique is applied to a sample-and-hold amplifier which is one of the critical circuit blocks used in the front-end stage of analog and/or digital integrated systems. The SHA was simulated and analyzed in a 0.8.mu.m n-well double-poly double-metal CMOS technology.


 저자의 다른 논문

  • 장동영 (1)

    1. 1996 "고정밀 CMOS sample-and-hold 증폭기 설계 기법 및 성능 비교" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a33 (6): 239~247    
  • Lee, Seung-Hoon (35)

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