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VHDL 기술의 점진적 분석
Incremental analysis of VHDL descriptions

안태균    (서울대학교 전기공학부   ); 김구학    (LG반도체 기술연구소   ); 박상훈    (서울대학교 전기공학부   ); 최기영    (서울대학교 전기공학부  );
  • 초록

    VHDL simulation requires both analysis and elaboration processes. Reducing the time taken by these processes shorten design cycles. We propose an incremental analysis and elaboration algorithm for VHDL, which minimizes the number of design units to be re-analyzed and re-elaborated after an incremental change, thereby reducing the desing cycle time. Experimental results show about four times performance improvement in analysis and 1.25 times in elaboration over the conventional method.


 저자의 다른 논문

  • 안태균 (1)

    1. 1994 "샘플링에 의한 시뮬레이션 결과의 압축" 電子工學會論文誌. Jounnal of the Korea institute of telematics and electronics. A. A a31 (5): 158~169    
  • 최기영 (13)

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