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쌍극 폴리-금속 게이트를 적용한 CMOS 트랜지스터의 특성
Characteristics of CMOS Transistor using Dual Poly-metal(W/WNx/Poly-Si) Gate Electrode

장성근   (청운대학교 전자공학과UU0001256  );
  • 초록

    A giga-bit DRAM(dynamic random access memory) technology with W/WNx/poly-Si dual gate electrode is presented in 7his papers. We fabricated $0.16\mu\textrm{m}$ CMOS using this technology and succeeded in suppressing short-channel effects. The saturation current of nMOS and surface-channel pMOS(SC-pMOS) with a $0.16\mu\textrm{m}$ gate was observed 330 $\mu\A/\mu\textrm{m}$ and 100 $\mu\A/\mu\textrm{m}$ respectively. The lower salutation current of SC-pMOS is due to the p-doped poly gate depletion. SC-pMOS shows good DIBL(dram-induced harrier lowering) and sub-threshold characteristics, and there was no boron penetration.


  • 주제어

    Dual .   Poly-metal .   SC-pMOS .   W/WNx/poly-Si.  

  • 참고문헌 (9)

    1. N2O 가스로 열산화된 게이트 산화막의 특성 , 이철인;최현식;서용진;김창일;김태형;장의구 , 전기전자재료학회 논문지 / v.6,pp.269,
         
    2. Gate engineering for deep-submicron CMOS transistors , B. Yu;D. H. Ju;W. C. Lee;N. Kepler;T. J. King;C. Hu , Electron Devices / v.45,pp.1253,
    3. N₂O 가스로 재산화시킨 oxynitride막의 특성 , 김태형;김창일;최동진;장의구 , 전기전자재료학회 논문지 / v.7,pp.25,
         
    4. Feasibility of using W/TiN as metal gate for conventional 0.13㎛ CMOS technology and beyond , J. C. Hu;H. Yang;R. Kraft;A. L. P. Rotondaro;S. Hattangady;W. W. Lee;R. A. Chapman;C. P. Chao;A. Chatterjee;M. Hanratty;M. Rodder;I. C. , IEDM Tech. Dig. / v.,pp.825,
    5. 산화막의 NO/N2O 질화와 재산화 공정을 이용한 전하트랩형 NVSM용 게이트 유전막의 성장과 특성 , 윤성필;이상은;김선주;서광열;이상배 , 전기전자재료학회 논문지 / v.12,pp.389,
    6. Integration technology of polymetal (W/WSiN/Poly-Si) dual gate CMOS for 1Gbit DRAMs and beyond , Y.Hiura;A.Azuma;K.Nagagima;Y.Alkasaka;K.Miyano;H.Nitta;A.Honjo;K.Tsuchida;Y.Toyoshima;K.Suguro;Y.Kohyama , IEDM Tech. Dig. / v.,pp.389,
    7. Formation mechanism of ultrathin WSiN barrier layer in a W/WNx/Si system , K. Nakajima;Y. Akasaka;K. Miyano;M. Takahashi;S. Suehiro;K. Suguro , Applied Surface Science / v.117-118,pp.312,
    8. The effects of nitrogen implantation into P+poly-silicon gate on gate oxide properties , T. Kuroi;S. Kusunoki;M. Shirahata;Y. Okumura;M. Kobayashi;M. Inuishi;N. Tsubouchi , Symp. on VLSI Technolog / v.,pp.107,
    9. W/Wnx/Poly-Si gate technology for future high speed deep submicron CMOS LSIs , K. Kasai;Y. Akasaka;K. Nakajima;S. Suehiro;K. Suguro;H. Oyamatsu;M. Kinugawa;M. Kakumu , IEDM Tech. Dig. / v.,pp.497,
  • 이 논문을 인용한 문헌 (6)

    1. 2003. "Impact of Post Gate Oxidation Anneal on Negative Bias Temperature Instability of Deep Submicron PMOSFETs" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, 16(3): 181~185     
    2. Lee, Ho-Shik ; Park, Yong-Pil ; Cheon, Min-Woo 2008. "Electrical Properties of CuPc Field-effect Transistor with Different Electrodes" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, 21(10): 930~933     
    3. Lee, Ho-Shik ; Park, Yong-Pil 2008. "Surface Potential Properties of CuPc/Au Interface with Varying Temperature" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, 21(10): 934~937     
    4. Lee, Ho-Shik ; Cheon, Min-Woo ; Park, Yong-Pil 2009. "Electrical Properties of CuPC FET with Varying Substrate Temperature" 한국해양정보통신학회논문지 = The journal of the Korea Institute of Maritime Information & Communication Sciences, 13(1): 110~114     
    5. Lee, Won-Jae ; Lee, Ho-Shik 2011. "Electrical Properties of CuPc FET Using Two-type Electrode Structure" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, 24(12): 988~991     
    6. Lee, Won-Jae ; Lee, Ho-Shik 2011. "Electrical Properties of CuPc FET Using Two-type Electrode Structure" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers, 24(12): 988~991     

 저자의 다른 논문

  • Chang, Sung-Keun (12)

    1. 2003 "구리 확산에 대한 Pt/Ti 및 Ni/Ti 확산 방지막 특성에 관한 연구" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers 16 (2): 97~101    
    2. 2004 "Effect of Shield Line on Noise Margin and Refresh Time of Planar DRAM Cell for Embedded Application" ETRI journal 26 (6): 583~588    
    3. 2004 "NO기반 게이트절연막 NMOS의 AC Hot Carrier 특성" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers 17 (6): 586~591    
    4. 2006 "평면구조 P-MOS DRAM 셀의 커패시터 VT 이온주입의 최적화" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers 19 (2): 126~129    
    5. 2007 "EEPROM 셀에서 폴리실리콘 플로팅 게이트의 도핑 농도가 프로그래밍 문턱전압에 미치는 영향" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers 20 (2): 113~117    
    6. 2008 "DDI DRAM에서의 Column 불량 특성에 관한 연구" 한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society 9 (6): 1581~1584    
    7. 2010 "DDI DRAM의 감지 증폭기에서 기생 쇼트키 다이오드 영향 분석" 한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society 11 (2): 485~490    
    8. 2012 "안티퓨즈 MOS capacitor를 이용한 OTP 소자의 프로그래밍 후의 저항특성" 한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society 13 (6): 2697~2701    
    9. 2015 "PSTN 환경에 최적화된 RAS-RMS 연동 프로토콜 개발 및 차별화된 처리과정 구축" 한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society 16 (12): 8357~8362    
    10. 2017 "화학용액 증착법으로 제조한 Bi0.9A0.1Fe0.975V0.025O3+α(A=Nd, Tb) 박막의 구조와 전기적 특성" 전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers 30 (10): 646~650    

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