본문 바로가기
HOME> 논문 > 논문 검색상세

논문 상세정보

복잡한 ULSI 배선 구조 생성을 위한 토포그래피 모델링 및 시뮬레이션
Topography Modeling and Simulation for the Complex Structures of ULSI Interconnects

권오섭   (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터UU0001092  ); 윤석인   (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터UU0001092  ); 김윤태   (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터UU0001092  ); 윤임대   (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터UU0001092  ); 원태영   (인하대학교 공과대학 전자전기공학부 컴퓨테이셔녈 일렉트로닉스 센터UU0001092  );
  • 초록

    본 논문에서는 반도체 공정 중, 토포그래피 시뮬레이션을 수행함에 있어서, 기존의 셀 모델을 수정하여, 소요되는 메모리의 양을 최소화하는 셀 전진 모델을 개발하였다. 셀 전진 모델은, 전체 시뮬레이션 영역은 물질 정보만으로 나타내지며, 표면의 셀들만으로 리스트가 구성되고, 리스트에 표면 진화 계산에 필요한 정보가 저장된다. 개발된 시뮬레이터는 해석적 모델과 몬테카를로 모델을 이용하여 식각 공정에 있어서 입사이온 분포가 계산되며, 단위 공정 뿐만 아니라 공정 순서도에 따라 적층 캐패시터 또는 디램 셀(DRAM cell) 제조 공정과 같은 통합 공정을 수행한다. 개발된 시뮬레이터를 이용하여 디램 셀 제조 공정 시뮬레이션을 수행하였을 경우에, 소요된 셀은 5,440,500(130×155×270)개였고, 메모리 양은 22MB에 불과하였다.


    A dynamically-allocated topographical model, so-called cell advancing model, has been developed modifying the cell model. Memory requirements are reduced by dynamically allocating completed topography and material information only at surface cells, and setting other cells as a material index. In this paper, this model is presented and verified with applications to etching process by using the analytic model and Monte Carlo model for the incident ion flux, deposition process, and process integration. In case of DRAM cell fabrication process with 5,440,500(130 $\times$ 155 $\times$ 270) cells takes about 22MB memory to represent the topography.


  • 주제어

    cell advancing model .   etching .   deposition, topography .   process simulation.  

  • 참고문헌 (11)

    1. S. Kamiyama et al, 'Highly Reliable MIM Capacitor Technology Using Low Pressure CVD-WN Cylinder Storage-Node for $0.12{\mu}m$-scale Embedded DRAM,' 1999. on VLSI Technology, Dig. of Tech. Papers, pp. 39-40 
    2. Sukin Yoon and Taeyoung Won, 'A Study on the Extraction of Parasitic Capacitance for Multiple-level Interconnect Structure,' J. IEEK-D, Vol. 36, No. 5, pp. 424-433, May 1999     
    3. E. Leitner, W. Bohmayr, P. Fleischmann, E. Strasser, and S. Selberherr, '3-Dimensional Process Simulation(ed. J. Lorenz),' pp.136-161, Springer -Verlag wien, new York, 1995 
    4. Ohseob Kwon, Jaehee Lee, Sangho Yoon, Yongchan Ban, Yountae Kim, Taeyoung Won, 'Modeling of Plasma Etching and Development of Three-Dimensional Topography Simulator,' J. IEEK-D, Vol. 35, No. 2, pp. 119-126, February 1998     
    5. Yongchan Ban, Jaehee Lee, Sangho Yoon, Ohseob Kwon, Yountae Kim, Taeyoung Won, 'Calculation of Ion Distributions in an RF Plasma Etching System Using Monte Carlo Methods,' J. IEEK-D, Vol. 35, No. 5, pp. 472-480, May 1998 
    6. 'Embedded Technologies for System on a Chip,' Proc. of VLSI Technology Short Course, 1999 Symp. on VLSI Tech, June 13, 1999 
    7. Masato Fujinaga and Norihiko Kotani, '3-D topography Simulator (3-D MULSS) Based on a Physical Descroption of Material Topography', IEEE Trans. Electron Devices, Vol. 44, No. 2, pp. 226-238, Feb. 1997 
    8. E. Scheckler, 'Algorithm for three-dimensional simulation of etching and deposition processes in integrated circuits fabrication,' Memo. no. UCB/ERL M91/99, University of California, Berkeley, 12 Nov. 1991 
    9. Rul Martins et al, 'High-Precision Interconnect Analysis,' IEEE Trans. Computer-Aided Design, Vol. 17, No. 11, pp. 1148-1159, Nov. 1998 
    10. J. McVittie, et al, 'SPEEDIE: A Profile Simulator for Etching and Deposition,' SPIE, Vol 1392, 'Advanced Techniques for IC Processing,' pp. 126-137, 1990 
    11. Taeyoung Won, 'Three-Dimensional Modelling and Simulation of Dry Etching Process', JKPS, Vol. 33, pp. 72-75, Nov. 1998 

 저자의 다른 논문

  • 권오섭 (10)

    1. 1998 "플라즈마 식각 모델링 및 3차원 토포그래피 시뮬레이터 개발" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D d35 (2): 25~32    
    2. 1998 "등방성 언더컷 식각에 의한 에어-브리지 소자 격리 구조를 갖는 AaGaAs/GaAs HBT의 제작에 관한 연구" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D d35 (5): 40~47    
    3. 1998 "몬테카를로 계산 방식에 의한 RF 플라즈마 에칭 시스템에서의 이온 분포 계산" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D d35 (5): 54~62    
    4. 1999 "건식 식각 공정 시뮬레이션을 위한 효율적인 그림자 테스트 알고리즘과 토포그래피 진화에 대한 연구" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D d36 (2): 41~47    
    5. 1999 "건식 식각 공정을 위한 초고속 병렬 연산 시뮬레이터 개발" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. D d36 (10): 37~44    
    6. 2000 "DRAM 셀 구조의 셀 캐패시턴스 및 기생 캐패시턴스 추출 연구" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 37 (7): 7~16    
    7. 2000 "기가 비트급 소자 제작을 위한 3차원 몬테카를로 극 저 에너지 이온 주입 모델링" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 37 (10): 1~10    
    8. 2004 "집적회로의 다층 금속 배선에서의 혼신 특성 해석에 관한 연구" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 41 (4): 29~40    
    9. 2004 "나노-스케일 전계 효과 트랜지스터 모델링 연구 : FinFET" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 41 (6): 1~7    
    10. 2004 "나노 스케일 확산 공정 모사를 위한 동력학적 몬테칼로 소개" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 41 (6): 25~31    
  • 김윤태 (2)

  • Won, Taeyoung (32)

 활용도 분석

  • 상세보기

    amChart 영역
  • 원문보기

    amChart 영역

원문보기

무료다운로드
  • NDSL :
유료다운로드

유료 다운로드의 경우 해당 사이트의 정책에 따라 신규 회원가입, 로그인, 유료 구매 등이 필요할 수 있습니다. 해당 사이트에서 발생하는 귀하의 모든 정보활동은 NDSL의 서비스 정책과 무관합니다.

원문복사신청을 하시면, 일부 해외 인쇄학술지의 경우 외국학술지지원센터(FRIC)에서
무료 원문복사 서비스를 제공합니다.

NDSL에서는 해당 원문을 복사서비스하고 있습니다. 위의 원문복사신청 또는 장바구니 담기를 통하여 원문복사서비스 이용이 가능합니다.

이 논문과 함께 출판된 논문 + 더보기