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초고집적 FPGA디버깅의 문제점 및 해결책
Debugging Problem for Multi-Million Gates FPGAs and the Way to Solve It

양세양   (부산대학교 전자전기정보 컴퓨터공학부UU0000613  );
  • 초록

    최근의 FPGA는 매우 높은 집적도와 빠른 동작속도 때문에 많은 응용분야에서 널리 사용되고 있다. 그러나, FPGA에 구현된 설계를 디버깅하는 과정은, FPGA의 내부에 존재하는 수많은 신호선들을 탐침하는 과정이 매우 오랜 시간을 요하는 FPGA 재-컴파일을 최소 수 차례 이상 필요로 함으로서 많은 문제점을 가지고 있다. 본 논문에서는, 이와 같은 FPGA 디버깅의 문제점을 분석하고, 새로운 디버깅 방법을 제안한다. 제안되는 방법은 FPGA 내부에 존재1차는 모든 신호선들에 대한 100% 탐침을 한 차례의 FPGA 재-컴파일과정 없이도 수행하는 것을 가능하게 할 뿐만 아니라, 한번의 FPGA 컴파일 과정으로 최소 한 개의 설계 오류를 찾을 수 있도록 한다. 본 논문에서 제안된 방법은 실험을 통하여서도 매우 효과적이며 실용적임이 확인되었다.


    As today's field programmable gate arrays have very large logic capacity as well as relatively fast operation speed, they're widely used in many application areas. However, debugging the design implemented in FPGA's is very time-consuming and painful as the internal signal probing usually requires large number of FPGA re-compilations, which take tremendously long time. In this paper, we analyze the problems in FPGA debugging and propose a new powerful debugging solution. With the proposed FPGA debugging solution, we can guarantee not only to provide 100% internal signal visibility without FPGA re-compilation for the design in FPGA's, but also to identify at least one design bug per FPGA compilation. An experimental result has clearly shown the proposed approach to FPGA debugging very powerful and practical.


  • 주제어

    설계검증 .   로직에뮬레이션.  

  • 참고문헌 (13)

    1. ANSI/IEEE Std 1149.1-1990 Standard Test Acces Port and Boundary-Scan Architecture (included IEEE Std 1149.1a-1993, IEEE Std 1149.1b-1994), IEEE Standards, Piscataway, N.J., USA 
    2. N. Kim et al, 'Virtual Chip: Making Functional Models Work on Real Target Systems,' Proceedings of 35th Design Automation Conference, June 1998 
    3. Seiyang Yang, 'Probing Apparatus and Probing Method Using the Same, and Mixed Emulation/Simulation Based on It, US Patent Pending, 1999 
    4. G. Ganapathy, et al, 'Hardware Emulation for Functional Verification of K5,' Proceeding of 33rd Design Automation Conference, June 1996 
    5. Accelerating Functional Closure Using Solidify and Hardware Emulation, Whitepaper, Averant Inc.(http://www.averant.com) 
    6. SiliconExplorer Dasheet, Actel (http://www.actel.com), 2001 
    7. 양세양, '시뮬레이션과 에뮬레이션의 결혼: 검증 위기의 새로운 희망,' 대한전자공학회 CAD및 VLSI연구회 신진박사논문발표 및 종합학술대회 발표논문집, 2000 
    8. J. Babb et al., Logic Emulation with Virtual Wires, in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, June 1997 
    9. SignalTap Embedded Logic Analyzer Datasheet, Altera (http://www.altera.com), 2001 
    10. Excalibur SOPC FPGA Datasheet, Altera (http://www.altera.com), 2000 
    11. Certify Datasheet, Synplicity(http://www.synplify.com), 2000 
    12. ChipScope Datasheet, Xilinx (http://www.xilinx.com), 2001 
    13. Virtex-II Platform FPGA Datasheet, Xilinx(http://www.xilinx.com) 

 저자의 다른 논문

  • 양세양 (13)

    1. 1999 "계층적 설계에서의 타이밍 최적화를 위한 지능형 논리합성 알고리즘" 정보처리논문지 = The transactions of the Korea Information Processing Society 6 (6): 1635~1645    
    2. 2000 "부분 스캔을 고려한 최적화된 상태할당 기술 개발" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 37 (11): 67~73    
    3. 2001 "초고속 시스템 에뮬레이터의 구조와 이를 위한 소프트웨어" 정보처리학회논문지. The KIPS transactions. Part A. Part A a8 (4): 479~488    
    4. 2002 "집적검증 기법을 채용한 하드웨어/소프트웨어 동시검증" 정보과학회논문지. Journal of KISS : Computing practices. 컴퓨팅의 실제 8 (3): 261~267    
    5. 2002 "레고 : 재구성 가능한 시스템 에뮬레이터" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 39 (2): 91~103    
    6. 2003 "동적 재구성가능 DES의 설계 및 검증" 정보과학회논문지. Journal of KISS : Computing practices. 컴퓨팅의 실제 9 (5): 560~566    
    7. 2012 "효율적 디버깅을 위한 디자인 체크포인트 기반 시뮬레이션 방법" 정보처리학회논문지. The KIPS transactions. Part A. Part A a19 (3): 113~120    
    8. 2014 "인크리멘탈 이벤트 - 구동 HDL 시뮬레이션에의 실제적 접근법" 정보처리학회논문지. KIPS transactions on computer and communication systems 컴퓨터 및 통신 시스템 3 (3): 73~80    
    9. 2015 "새로운 예측기반 병렬 이벤트구동 로직 시뮬레이션" 정보처리학회논문지. KIPS transactions on computer and communication systems 컴퓨터 및 통신 시스템 4 (3): 85~90    
    10. 2015 "간헐적 동기화를 통한 예측기반 병렬 로직 시뮬레이션에서의 체크포인트/재실행 오버헤드 최소화" 정보처리학회논문지. KIPS transactions on computer and communication systems 컴퓨터 및 통신 시스템 4 (5): 147~152    

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