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저 전력 아키텍처를 위한 상위 레벨 데이터 패스 할당 알고리즘
A High-Level Data Path Allocation Algorithm for Low Power Architecture

인치호   (세명대학교 전자공학부UU0000787  );
  • 초록

    본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다.


    In this paper, we propose a minimal power data path allocation algorithm for low power circuit design. The proposed algorithm minimizes switching activity for input variables in scheduled CDFG. Allocations are further divided into the tasks of register allocation and module allocation. The register allocation algorithm execute that it eliminate spurious switching activity in functional unit and minimize the numbers of multiplexer. Also, resource allocation method selects a sequence of operations for a module such that the switching activity is reduced. Therefore, the algorithm executes to minimize the switching activity of input values, sequence of operations and number of multiplexer. Experimental results using benchmarks show that power is reduction effect from 13% to 17% power consumption, when compared with the Genesis-lp high-level synthesis system.


  • 주제어

    Low power .   Allocation .   Algorithm .   CDFG .   Synthesis.  

  • 참고문헌 (7)

    1. Behavioral Synthesis for Low Power , Raghunathan, A.;Jha, N.K. , Int. Conf. On Computer Design / v.,pp.318-322,
    2. ILP Formulation for Low Power based on Minimizing Awitching Capacitance During data path allocation , Raghunathan, A.;Jha, N.K. , Int Symp. On Circuit & System / v.,pp.,
    3. High Level Synthesis Techniques for Reducing the Activity of Functional Units , Musoll, E.;Cortadella, J. , Int. Symp. On Low Power Electronics and Design / v.,pp.99-104,
    4. Power Management Methodology for High-Level Synthesis , Raghunathan, A.;Dey, S.;Jha, N.K. , Int. Conf. On VLSI Design / v.,pp.24-29,
    5. High-Level Power Analysis and Optimization , Raghunathan, A.;Niraj K. Jha;Dey, S. , / v.,pp.17-25,
    6. Power Minimization in IC Design n : Principles and applications , Pedram, M. , Transactions of ACM / v.1,pp.1-58,
    7. Combinatorial Optimization , Papadimitriou, C.;Steiglitz, K. , / v.,pp.,

 저자의 다른 논문

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    1. 1999 "Control Dominated ASIC 설계를 위한 최소 제한조건 스케쥴링 알고리즘" 정보처리논문지 = The transactions of the Korea Information Processing Society 6 (6): 1646~1655    
    2. 1999 "ASIC 설계를 위한 새로운 레지스터 전송 단계 합성 방법" 전기전자학회논문지 = Journal of IKEEE 3 (1): 150~160    
    3. 2000 "ASIC설계를 위한 하드웨어 할당 및 바인딩 알고리듬" 정보처리논문지 = The transactions of the Korea Information Processing Society 7 (4): 1255~1262    
    4. 2000 "설계 자동화를 위한 저전력 하드웨어 할당 알고리듬" 情報學硏究 = The studies of information technology 3 (1): 117~124    
    5. 2000 "닮은도형 학습을 위한 멀티미디어 차이를 설계 및 구현" 情報學硏究 = The studies of information technology 3 (3): 1~9    
    6. 2001 "실시간 제약 커널 환경하에서의 이중 실시간 스케쥴링 설계" 전력전자학회 논문지 = The Transactions of the Korean Institute of Power Electronics 6 (4): 369~375    
    7. 2001 "상위 레벨 합성을 위한 저 전력 스케줄링 및 자원할당 알고리즘" 정보처리학회논문지. The KIPS transactions. Part A. Part A a8 (3): 279~286    
    8. 2001 "최적의 MUX-based FPGA 설계를 위한 하드웨어 할당 알고리듬" 한국통신학회논문지. The Journal of Korea Information and Communications Society. 네트워크 및 서비스 26 (b7): 996~1005    
    9. 2001 "이중 실시간 커널의 설계를 위한 스케줄링 알고리즘" 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 26 (a9): 1507~1515    
    10. 2001 "웹 상에서 운동 에너지 탐구학습을 위한 시뮬레이션 코스웨어 설계 및 구현" 인터넷정보학회논문지 = Journal of Korean Society for Internet Information 2 (1): 39~48    

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