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ETRI journal v.26 no.6, 2004년, pp.583 - 588  
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Effect of Shield Line on Noise Margin and Refresh Time of Planar DRAM Cell for Embedded Application

Lee, Jung-Hwan   (SoC Device Team, MagnaChip Semiconductor Inc.  ); Jeon, Seong-Do   (SoC Device Team, MagnaChip Semiconductor Inc.  ); Chang, Sung-Keun   (Department of Electronics Engineering, Chungwoon UniversityUU0001256  );
  • 초록

    In this paper we investigate the effect of a shield metal line inserted between adjacent bit lines on the refresh time and noise margin in a planar DRAM cell. The DRAM cell consists of an access transistor, which is biased to 2.5V during operation, and an NMOS capacitor having the capacitance of 10fF per unit cell and a cell size of $3.63{\mu}m^2$ . We designed a 1Mb DRAM with an open bit-line structure. It appears that the refresh time is increased from 4.5 ms to 12 ms when the shield metal line is inserted. Also, it appears that no failure occurs when $V_{cc}$ is increased from 2.2 V to 3 V during a bump up test, while it fails at 2.8 V without a shield metal line. Raphael simulation reveals that the coupling noise between adjacent bit lines is reduced to 1/24 when a shield metal line is inserted, while total capacitance per bit line is increased only by 10%.


  • 주제어

    DRAM .   noise margin .   planar cell .   refresh time .   shielded metal line.  

  • 참고문헌 (11)

    1. Method and Apparatus for Complete Hiding of the Refresh of a Semiconductor Memory , Leung, W.;Hsu, F.C. , / v.,pp.,
    2. An Embedded DRAM Module Using a Dual Sense Amplifier Architecture in a Logic Process, ISSCC Dig. Tech. Papers , Hashimoto, M.;Abe, K.;Seshadri, A. , / v.,pp.64-65,
    3. Multiple Twisted Dataline Techniques for Multigigabit DRAM’s , Min, Dong-Sun;Langer, Dietrich W.;Senior Member;IEEE , IEEE J. Solid-State Circuits / v.34,pp.856-865,
    4. Twisted Bit-Line Architecture for Multi-Megabit DRAMs , Hidaka, H.;Fujishima, F.;Matsuda, Y.;Asakura, M.;Yoshihara, T. , IEEE J. Solid-State Circuits / v.24,pp.21-28,
    5. A 7.1 GB/s Low-Power Rendering Engine in 2D Array Embedded Memory Logic CMOS for Portable Multimedia System , Park, Y.H.;Han, S.H.;Lee, J.H.;Yoo, H.J. , IEEE J. Solid-State Circuits / v.36,pp.944-955,
    6. A Platform-Based SoC Design of a 32-Bit Smart Card , Kim, W. , ETRI J. / v.25,pp.510-516,
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    10. Characterization of 3 Dimensional Capacitor Prepared by Oxide Recess in Shallow Trench Isolation , Suh, D.H.;Cho, J.H.;Jeong, Y.C.;Chi, S.Y.;Park, J.G.;Kim, Y.J.;Lee, J.H. , J. Electrochem. Soc. / v.,pp.,
    11. An Experimental 16-Mbit DRAM with Transposed Data Line Structure, ISSCC Dig. Tech. Papers , Aoki, M.;Horiguchi, M.;Itoh, K. , / v.,pp.250-251,

 저자의 다른 논문

  • Chang, Sung-Keun (12)

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    7. 2010 "DDI DRAM의 감지 증폭기에서 기생 쇼트키 다이오드 영향 분석" 한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society 11 (2): 485~490    
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