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새로운 낮은 스큐의 클락 분배망 설계 방법
A New Low-Skew Clock Network Design Method

이성철   (한양대학교 전자전기제어계측공학과UU0001519  ); 신현철   (한양대학교 전자컴퓨터공학부UU0001519  );
  • 초록

    현재의 반도체 공정은 Deep Sub- Micmn (DSM)으로 발전하면서, 선폭이 줄어들고 구동 주파수가 높아지고 있다. 이로 인해 clock source로부터 clock을 필요로 하는 각 단자(sink)까지의 '지연시간의 최대 차'로 정의되어지는 clock skew가 회로의 속도 향상에 있어 중요 제약요소가 되고 있다. 또한 이를 얼마나 줄이느냐 하는 것은 동기식 회로 설계에 있어 중요한 문제가 되고 있다. 따라서 낮은 clock skew를 위한 배선 기술에 대해 많은 연구들이 이루어지고 있다. 본 논문에서는 clock skew를 줄이기 위한 방법으로서 새로운 Advanced clock Tree Generation(ACTG) 방법을 개발하였다. ACTG는 2단계의 계층적 routing을 통해 최적의 clock tree를 구성한다. 본 논문에서 제안하는 알고리즘을 C 언어로 프로그램하여 구현하 후 벤치마크 테스트 데이터에 대하여 실험한 결과, 주어진 skew 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다.


    The clock skew is one of the major constraints for high-speed operation of synchronous integrated circuits. In this paper, we propose a hierarchical partitioning based clock network design algorithm called Advanced Clock Tree Generation (ACTG). Especially new effective partitioning and refinement techniques have been developed in which the capacitance and edge length to each sink are considered from the early stage of clock design. Hierarchical structures obtained by parhtioning and refinement are utilized for balanced clock routing. We use zero skew routing in which Elmore delay model is used to estimate the delay. An overlap avoidance routing algorithm for clock tree generation is proposed. Experimental results show significant improvement over conventional methods.


  • 주제어

    clock skew .   clock tree .   routing.  

  • 참고문헌 (9)

    1. H. Sato, A. Onozawa and H. Matsuda, 'A Balanced-Mesh Clock Routing Technique using Circuit Partitioning', ED&TC, pp. 237-243, 1996 
    2. H. Sato, H. Matsuda and A. Onozawa, 'A Balanced-Mesh Clock Routing Technique for Performance Improvement', IEICE Transaction on Fundamentals, vol. E80-A, pp. 1489-1495, 1997 
    3. K. D. Boese, A. B. Kahng, 'Zero-Skew Clock Routing Trees With Minimum Wire Length', Proceedings of IEEE 5th International ASIC Conference, pp. 111-115, 1992 
    4. M. Edahiro, 'A Clustering-Based Optimization Algorithm in Zero-Skew Routings', Proceedings of ACM/IEEE Design Automation Conference. pp. 612-616. 1993 
    5. H. S. Kim, D. Zhou, 'Efficient Implementation of a Planar Clock Routing with the Treatment of Obstacles', Proceedings of IEEE Transactions on CAD, vol. 19, pp. 1220-1225, 2000 
    6. J. Cong, A. Kahng, G. Robins, 'Matching-Based Methods for High-Performance Clock Routing', Proceedings of IEEE Transactions on CAD, vol. 12, pp. 1157-1169, 1993 
    7. A. Kahng, J. Cong and G. Robins, 'High-Performance Clock Routing Based on Recursive Geometric Matching', Proceeding of 28th DAC, pp. 322-327, 1991 
    8. M. A. B. Jackson, A. Sirinivasan and E. S. Kuh, 'Clock Routing for High-Performance ICs', Proceeding of 27th DAC, pp. 573-579, 1990 
    9. K. Ryoo, H. Shin, J. Chong, 'A New Clock Routing Algorithm Using Link-Edge Insertion for High Performance IC Design', IEICE Transaction on Fundamentals of Electronics Communication & Computer Sciences, Vol. E83-A, no.6, pp. 1115-22, 2000 

 저자의 다른 논문

  • 이성철 (2)

    1. 2009 "대기상태인 논리 회로에서의 누설전류 최소화 입력 탐색 방법" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 46 (10): 53~60    
    2. 2010 "회로 분할을 사용한 저비용 Repair 기술 연구" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 47 (5): 48~55    
  • 신현철 (33)

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