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ETRI journal v.27 no.1, 2005년, pp.81 - 88  

Voltage-Mode 1.5 Gbps Interface Circuits for Chip-to-Chip Communication

Lee, Kwang-Jin    (Department of Electronics Engineering, Korea University   ); Kim, Tae-Hyoung    (Division of SRAM Design, Samsung Electronics   ); Cho, Uk-Rae    (Division of SRAM Design, Samsung Electronics   ); Byun, Hyun-Geun    (Division of SRAM Design, Samsung Electronics   ); Kim, Su-Ki    (Department of Electronics Engineering, Korea University  );
  • 초록

    In this paper, interface circuits that are suitable for point-to-point interconnection with an over 1 Gbps data rate per pin are proposed. To achieve a successful data transfer rate of multi-gigabits per-second between two chips with a point-to-point interconnection, the input receiver uses an on-chip parallel terminator of the pass gate style, while the output driver uses the pullup and pulldown transistors of the diode-connected style. In addition, the novel dynamic voltage level converter (DVLC) has solved such problems as the access time increase and valid data window reduction. These schemes were adopted on a 64 Mb DDR SRAM with a 1.5 Gbps data rate per pin and fabricated using a 0.10 ${\mu}m$ dual gate oxide CMOS technology.


  • 주제어

    Signaling .   chip-to-chip communication .   interface schemes.  

  • 참고문헌 (9)

    1. Modeling of Multi-Level Interconnects for Full-Chip Simulation , Yoon, S.I.(et al.) , Journal of the Korean Physical Society / v.40,pp.742-748,
    2. Output-Buffer-Delay Modeling Circuit for a High-Speed Data Interface , Park, Y.J.(et al.) , Journal of the Korean Physical Society / v.40,pp.709-711,
    3. A New Level Converter for Low-Power Applications , Yu, Chien-Cheng;Wang, Wei-Ping;Liu, Bin-Da , Circuits and Systems, 2001, ISCAS 2001, The 2001 IEEE Int’l Symp. / v.1,pp.113-116,
    4. A 2-Gbaud 0.7-V Swing Voltage Mode Driver and On-Chip Terminator for High Speed NRZ Data Transmission , Ahn, G.J.;Jeong, D.K.(et al.) , IEEE J. Solid-State Circuits / v.35,pp.915-918,
    5. A 400 MT/s 6.4 GB/s Multiprocessor Buf Interface , Muljono, H.(et al.) , ISSCC 2003 / v.1,pp.338-339,
    6. Gigabit-Per-Second, ECL-Compatible I/O Interface in 0.35-um CMOS , Djahanshhi, H.(et al.) , IEEE J. Solid-State Circuits / v.34,pp.1074-1083,
    7. A 0.8 um CMOS 2.5 Gb/s Oversampling Receiver and Transmitter for Serial Links , Yang, C.K.K.(et al.) , IEEE J. Solid-State Circuits / v.31,pp.2015-2023,
    8. A Serial Input/Output Circuit with 8 bit and 16 bit Selection Modes , Yang, Y.S.(et al.) , ETRI J. / v.24,pp.462-464,
    9. An 18-Mb, 12.3 GB/s CMOS Pipeline-Burst Cache SRAM with 1.54 Gb/s/pin , Zhao, Cangsang;Bhattacharya, Uddalak , IEEE J. Solid-State Circuits / v.34,pp.1564-1570,

 저자의 다른 논문

  • Kim, Su-Ki (5)

    1. 1973 "기상성장에 의한 Si단결정과 Si산화막의 특성( 1 )" 전기학회지= The Processing of the Institute of Electrical Engineers 22 (2): 11~18    
    2. 2002 "경쟁력 있는 공학교육을 위한 대학, 기업, 정부에의 제안" 공학교육과 기술 = Engineering education and technology transfer 9 (2): 34~36    
    3. 2004 "개방루프를 이용한 고속 저전력 2스텝 ADC 설계 기법" 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 29 (a4): 439~446    
    4. 2005 "고속 저전력 동작을 위한 개방형 파이프라인 ADC 설계 기법" 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신 30 (a1): 104~112    
    5. 2010 "Rail-to-Rail의 입력 신호 범위를 가지는 12-bit 1MS/s 축차비교형 아날로그-디지털 변환기" 전기학회논문지 = The Transactions of the Korean Institute of Electrical Engineers 59 (2): 355~358    

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