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10 GHz 단일 위상 분주 방식 주파수 분배기 설계
10 GHz TSPC(True Single Phase Clocking) Divider Design

김지훈   (서울대학교 전기컴퓨터공학부UU0000691  ); 최우열   (서울대학교 전기컴퓨터공학부UU0000691  ); 권영우   (서울대학교 전기컴퓨터공학부UU0000691  );
  • 초록

    10 GHz까지 동작하는 주파수 1/2 분배기와 주파수 1/4 분배기를 설계하였다. 회로에 사용된 설계 방법은 단일 위상 분주 방식이다. 단일 위상 분주 방식 분배기는 단 하나의 클럭 신호만을 필요로 하고 회로를 구성하는 소자도 크기가 작은 능동 소자로 이루어져 구조가 매우 간단한 장점이 있다. 측정을 통하여 바이어스 전압이 높아질수록 free running 주파수와 동작 주파수 영역이 높아짐을 확인할 수 있었다. 주파수 1/2 분배기와 주파수 1/4 분배기 회로에 바이어스 전압 $3.0{\sim}4.0V$ , 입력 파워 16 dBm, 오프셋 전압 $1.5{\sim}2.0V$ , 10 GHz 입력 신호를 가했을 때 입력 주파수의 1/2, 1/4에 해당하는 5 GHz, 2.5 GHz의 출력 신호를 각각 얻을 수 있었다. 주파수 1/2 분배기의 레 이 아웃 크기는 $500{\times}500 um^2$ 이고 측정용 패드와 연결 부분을 제외한 순수한 레이아웃 크기는 $50{\times}40 um^2$ 이다.


    Divide-by-2 and divide-by-4 circuits which can operate up to 10 GHz are designed. A design method used in these circuits is the TSPC(True Single Phase Clocking) topology. The structure of the TSPC dividers is very simple because they need only a single clock and purely consist of smalt sized cmos devices. Through measurements, we find the fact that in proportion to the bias voltage, the free running frequency increases and the operation region also moves toward a higher frequency region. For operating conditions of bias voltage $3.0{\sim}4.0V$ , input power 16dBm and dcoffset $1.5{\sim}2.0V$ , 5 GHz and 2.5 GHz output signals divided by 2 and 4 are measured. The layout size of the divide-by-2 circuit is about $500{\times}500 um^2$ ( $50{\times}40um^2$ except pad interconnection part).


  • 주제어

    Microwave PLL .   TSPC .   Divide-by-2 .   Free Running Frequency .   Input Sensitivity.  

  • 참고문헌 (9)

    1. B. Razavi, RF Microelectronics, Upper Saddle River, NJ: Prentice-Hall, pp. 290-295, 1998 
    2. J. Lee, B. Razavi, 'A 40 GHz frequency divider in 0.18 um CMOS technology', IEEE J. Solid-State Circuits, vol. 39, no. 4, Apr. 2004 
    3. S. Pellerano, S. Levantino, C. Samori, and A. L. Lacaita, 'A 13.5 mW 5 GHz frequency synthesizer with dynamic logic frequency divider', IEEE J. Solid-State Circuits, vol. 39, no. 2, pp. 378-383, Feb. 2004 
    4. R. Mohannavelu, P. Heydari, 'A novel ultra highspeed flip-flop-based frequency divider', IEEE Int'l Symp. on Circuit and Systems, vol. 4, pp. 169-172, May 2004 
    5. C. Saavedra, 'A microwave frequency divider using an inverter ring and transmission gates', IEEE Microw. Guided Wave Lett., vol. 15, pp. 330-332, May 2005 
    6. B. Razavi, Design of Integrated Circuits for Optical Communications, McGraw-Hill, New York, pp. 341-349, 2003 
    7. Q. Huang, R. Rogenmoser, 'Speed optimization of edge-triggered CMOS circuits for gigahertz singlephase clocks', IEEE J. Solid-State Circuits, vol. 31, no. 3, pp. 456-465, Mar. 1996 
    8. J. Yuan, C. Svensson, 'High-speed CMOS circuit technique', IEEE J. Solid-State Circuits, vol. 24, pp. 62-70, Feb. 1989 
    9. J. Kim, W. Choi, and Y. Kwon, 'High frequency divider using inverters and transmission gates', ISOCC Chip Design Contest, Oct. 2005 

 저자의 다른 논문

  • Kim, Ji-Hoon (2)

    1. 2008 "A 77 GHz 3-Stage Low Noise Amplifier with Cascode Structure Utilizing Positive Feedback Network using 0.13 μm CMOS Process" Journal of semiconductor technology and science 8 (4): 289~294    
    2. 2016 "6-18 GHz Reactive Matched GaN MMIC Power Amplifiers with Distributed L-C Load Matching" Journal of electromagnetic engineering and science : JEES 16 (1): 44~51    
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  • Kwon, Young-Woo (23)

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