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새로운 잉여 이진 Montgomery 곱셈기와 하드웨어 구조
A Novel Redundant Binary Montgomery Multiplier and Hardware Architecture

임대성   (고려대학교 정보보호대학원UU0000159  ); 장남수   (고려대학교 정보보호대학원UU0000159  ); 지성연   (고려대학교 정보보호대학원UU0000159  ); 김성경   (고려대학교 정보보호대학원UU0000159  ); 이상진   (고려대학교 정보보호대학원UU0000159  ); 구본석   (국가보안기술연구소CC0136150  );
  • 초록

    RSA 암호 시스템은 IC카드, 모바일 시스템 및 WPKI, 전자화폐, SET, SSL 시스템 등에 많이 사용된다. RSA는 모듈러 지수승 연산을 통하여 수행되며, Montgomery 곱셈기를 사용하는 것이 효율적이라고 알려져 있다. Montgomery 곱셈기에서 임계 경로 지연 시간(Critical Path Delay)은 세 피연산자의 덧셈에 의존하고 캐리 전파를 효율적으로 처리하는 문제는 Montgomery 곱셈기의 효율성에 큰 영향을 미친다. 최근 캐리 전파를 제거하는 방법으로 캐리 저장 덧셈기(Carry Save Adder, CSA)를 사용하는 연구가 계속 되고 있다. McIvor외 세 명은 지수승 연산에 최적인 CSA 3단계로 구성된 Montgomery 곱셈기와 CSA 2단계로 구성된 Montgomery 곱셈기를 제안했다. 시간 복잡도 측면에서 후자는 전자에 비해 효율적이다. 본 논문에서는 후자보다 빠른 연산을 수행하기 위해 캐리 전파 제거 특성을 가진 이진 부호 자리(Signed-Digit SD) 수 체계를 사용한다. 두 이진 SD 수의 덧셈을 수행하는 잉여 이진 덧셈기(Redundant Binary Adder, RBA)를 새로 제안하고 Montgomery 곱셈기에 적용한다. 기존의 RBA에서 사용하는 이진 SD 덧셈 규칙 대신 새로운 덧셈 규칙을 제안하고 삼성 STD130 $0.18{\mu}m$ 1.8V 표준 셀 라이브러리에서 지원하는 게이트들을 사용하여 설계하고 시뮬레이션 하였다. 그 결과 McIvor의 2 방법과 기존의 RBA보다 최소 12.46%의 속도 향상을 보였다.


    RSA cryptosystem is of great use in systems such as IC card, mobile system, WPKI, electronic cash, SET, SSL and so on. RSA is performed through modular exponentiation. It is well known that the Montgomery multiplier is efficient in general. The critical path delay of the Montgomery multiplier depends on an addition of three operands, the problem that is taken over carry-propagation makes big influence at an efficiency of Montgomery Multiplier. Recently, the use of the Carry Save Adder(CSA) which has no carry propagation has worked McIvor et al. proposed a couple of Montgomery multiplication for an ideal exponentiation, the one and the other are made of 3 steps and 2 steps of CSA respectively. The latter one is more efficient than the first one in terms of the time complexity. In this paper, for faster operation than the latter one we use binary signed-digit(SD) number system which has no carry-propagation. We propose a new redundant binary adder(RBA) that performs the addition between two binary SD numbers and apply to Montgomery multiplier. Instead of the binary SD addition rule using in existing RBAs, we propose a new addition rule. And, we construct and simulate to the proposed adder using gates provided from SAMSUNG STD130 $0.18{\mu}m$ 1.8V CMOS Standard Cell Library. The result is faster by a minimum 12.46% in terms of the time complexity than McIvor's 2 method and existing RBAs.


  • 주제어

    Montgomery multiplication .   Redundant binary adder .   Signed-digit system.  

  • 참고문헌 (13)

    1. H. Makino,Y. Nakase, H. Suzuki, H. Morinaka, H. Shinohara, and K. Mashiko, 'An 8.8-ns 54 ${\times}$ 54 bit multiplier with high speed redundant binary architecture', IEEE J. Solid- State Circuit, vol. 31, no. 6, pp. 773-783, June 1996 
    2. Christof Paar, Thomas Blum, 'High radix Montgomery modular exponentiation on reconfigurable hardware', IEEE Transactions on Computers, vol. 50, No. 7, pp. 759-764, 2001 
    3. 홍종욱, 'Redundant Binary 연산을 이용한 실수/복소수 승산기', 연세대학교 대학원 석사학위 논문, 전기.컴퓨터 공학과, 1999 
    4. Manochehri, K, Pourmozafari. S, 'Modified radix-2 Montgomery modular multiplication to make it faster and simpler', ITCC 2005. pp. 598-602, 2004 
    5. S. E. Eldridge, C. D. Walter, 'Hardware implementation of Montgomery's modular multiplication algorithm', IEEE Transaction on Computers, Vol. 42, pp. 693-699, July 1993 
    6. A. Avizienis, 'Signed-digit number representations for fast parallel arithmetic', IRE Trans. Electron. Comput., vol. EC-IO, no. 9, pp. 389-400, Sept. 1961 
    7. H. Edamatsu, T. Taniguchi, T. Nishiyaina and S. Kuninobu, 'A 33 MFLOPS floating point processor using redundant binary representation', Dig. Tech. Papers of 1988 ISSCC. pp. 152-153, Feb. 1988 
    8. B. Kaliski, 'TWIRL and RSA Key Size', RSA Labs Tech Note, May 2003 
    9. Naofumi Takagi, et. al., 'High-Speed VLSI Multiplication Algorithm with a Redundant Binary Addition Tree', IEEE Trans. on Computers, Vol. C-34, No. 9, pp. 789-796, Sep. 1985 
    10. Ciaran McIvor, Maire McLoone, John V McCanny, Alan Daly, 'Fast Montgomery modular multiplication and RSA cryptographic processor architectures', ACCSC 2003, pp 379-384, 2003 
    11. I. Koren, 'Computer Arithmetic Algorithms', Englewood Cliffs, NJ:Prentice-Hall, 1993 
    12. SAMSUNG STD130 0.18${\mu}m$ 1.8V CMOS Standard Cell Library for Pure Logic Products 
    13. Walter C. D., 'Montgomery Exponentiation Needs No Final Subtractions', Electronics Letters, 35(21) : pp. 1831-1832, 1999 
  • 이 논문을 인용한 문헌 (1)

    1. Chang, Nam-Su ; Lim, Dae-Sung ; Ji, Sung-Yeon ; Yoon, Suk-Bong ; Kim, Chang-Han 2007. "Fast RSA Montgomery Multiplier and Its Hardware Architecture" 情報保護學會論文誌 = Journal of the Korea Institute of Information Security and Cryptology, 17(1): 11~20     

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