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효율적인 메모리 관리 구조를 갖는 H.264용 고성능 디블록킹 필터 설계
Design of a Pipelined Deblocking Filter with efficient memory management for high performance H.264 decoders

유용훈   (숭실대학교 전자공학과UU0000851  ); 이찬호   (숭실대학교 정보통신전자공학부UU0000851  );
  • 초록

    고성능 영상 압축 알고리즘으로서 널리 사용되고 있는 H.264 디코더의 디블록킹(Deblocking) 필터는 복호된 영상의 블록화 현상을 제거함으로써 영상의 질을 높이는 역할을 하는데 연산량이 많은 유닛중 하나이다. 본 논문에서는 효율적인 디블록킹 필터 설계를 위해 파이프라인 구조 및 1-D 필터를 사용하고 효율적인 메모리 관리를 통해 하드웨어 면적과 연산 사이클 수를 줄이고 H.264 디코더의 성능을 향상시킬 수 있는 하드웨어 구조를 제안한다. 제안된 구조에서는 픽셀의 재배치를 통해 동일한 1-D 필터를 이용하여 수직방향의 필터연산과 수평방향의 필터연산을 모두 지원한다. 또한 4 개의 메모리 블록 구조를 이용하여 현재 매크로블록의 픽셀과 인접한 다른 매크로블록의 픽셀의 접근 및 저장을 효율적으로 할 뿐만 아니라 필터 연산중에 움직임 보상기의 출력 픽셀을 저장하여 디블록킹 필터와 움직임 보상기 사이의 병목현상을 제거하였다. 이를 통해 디블록킹 필터에 관련된 메모리의 크기를 최소화하고 H.264 디코더의 성능을 향상시키는 이점을 얻을 수 있다. 제안된 디블록킹 필터는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 합성 결과 77 MHz에서 HD 영상 디코딩이 가능함을 확인하였다.


    The H.264 standard is widely used due to the high compression rate and quality. The deblocking filter of the H.264 standard improves the quality of images by eliminating blocking artifacts of pictures, and it requires a lot of computation. We propose a new hardware architecture for the deblocking filter with pipelined architecture, 1-D filters which support both horizontal and vertical filtering and efficient memory management. Four memory blocks are configured for the efficient storage and access of the current macroblock and adjacent referenced sub-macroblocks, and the pixel data from the motion compensation unit can be transferred without waiting during the computation cycles of the deblocking filter. The number of computation cycles and the hardware area are reduced using the proposed architecture, and the performance of the H.264 decoder is improved. We design the deblocking filter using Verilog-HDL and implement using an FPGA. The designed deblocking filter can be used for decoding HD quality images at 77 MHz.


  • 주제어

    H.   264 .   Deblocking filter .   Memory management .   Pipelined architecture .   1-D filter.  

  • 참고문헌 (7)

    1. Iain E.G. Richardson, H.264 and MPEG-4 VIDEO COMPRESSION, John Wiley & Sons, pp.159-224, Jan 2003 
    2. H.264/AVC Reference Software JM 9.0, ITU-T, JVT, Nov. 2005 
    3. T. M. Liu, W. P. Lee, T. A. Lin, C. Y. Lee 'A memory-efficient deblocking filter for H.264/AVC video coding' in Proc. IEEE ISCAS, pp. 2140-2143, 23-26 May 2005 
    4. Draft ITU-T recommendation and final draft international standard of joint video specification (ITU-T Rec. H.264 ISO/IEC 14496-10 AVC), ITU-T JVT G050, 2003 
    5. Lingfeng Li, Goto S, Ikenage T, 'An efficient deblocking filter architecture with 2-dimensional parallel memory for H.264/AVC', Proceedings of the ASP-CAC 2005, Vol. 1, pp. 623-626, 18-21 Jan 2005 
    6. Yu-Wen Huang, To-Wei Chen, Bing-Yu Hsieh, Tu-Chih Wang, Te-Hao Chang, and Liang-Gee Chen 'ARCHITECTURE DESIGN FOR DEBLOCKING FILTER IN H.264/JVT/AVC,' ICME '03 Proceeding, vol.1, pp. 693-696, 6-9 July 2003 
    7. Miao Sima, Yuanhua Zhou, and Wei Zhang, 'An Efficient Architecture for Adaptive Deblocking Filter of H.264/AVC Video Coding' IEEE Transactions on Consumer Electronics, Vol. 50, No. 1, pp. 292-296, Feb 2004 
  • 이 논문을 인용한 문헌 (2)

    1. Lee, Chan-Ho 2010. "Design of Low Power H.264 Decoder Using Adaptive Pipeline" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, 47(9): 1~6     
    2. Song, Sehyun ; Kim, Kichul 2013. "Implementation of H.264/AVC Deblocking Filter on 1-D CGRA" 전기전자학회논문지 = Journal of IKEEE, 17(4): 418~427     

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