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IEEE 1500 래퍼를 이용한 효과적인 AMBA 기반 시스템-온-칩 코아 테스트
Efficient AMBA Based System-on-a-chip Core Test With IEEE 1500 Wrapper

이현빈   (한양대학교 컴퓨터공학과UU0001519  ); 한주희   (한양대학교 컴퓨터공학과UU0001519  ); 김병진   (한양대학교 컴퓨터공학과UU0001519  ); 박성주   (한양대학교 전자컴퓨터공학부UU0001519  );
  • 초록

    본 논문에서는 Advanced Microcontroller Bus Architecture(AMBA) 기반 System-on-Chip(SoC) 테스트를 위한 임베디드 코어 테스트 래퍼를 제시한다. IEEE 1500 과의 호환성을 유지하면서 ARM의 Test Interface Controller(TIC)로도 테스트가 가능한 테스트 래퍼를 설계한다. IEEE 1500 래퍼의 입출력 경계 레지스터를 테스트 패턴 입력과 테스트 결과 출력을 저장하는 임시 레지스터로 활용하고 변형된 테스트 절차를 적용함으로써 Scan In과 Scan Out 뿐만 아니라 PI 인가와 PO 관측도 병행하도록 하여 테스트 시간을 단축시킨다.


    This paper introduces an embedded core test wrapper for AMBA based System-on-Chip(SoC) test. The proposed test wrapper is compatible with IEEE 1500 and can be controlled by ARM Test Interface Controller(TIC). We use IEEE 1500 wrapper boundary registers as temporal registers to load test results as well as test patterns and apply a modified scan test procedure. Test time is reduced by simultaneously performing primary input insertion and primary output observation as well as scan-in and scan-out.


  • 주제어

    AMBA .   IEEE 1500 .   System-on-Chip Test .   Scan Test.  

  • 참고문헌 (11)

    1. 민필재, 송재훈, 이현빈, 박성주, "AMBA 기반 SoC 테스트를 위한 접근 메커니즘 설계," 대한전자공학회 논문지, Vol. 43, No. 10, Oct. 2006     
    2. C. Lin and H. Liang, "Bus-Oriented DFT Design for Embedded Cores," IEEE Asia-Pacific Conference, Volume 1, pp. 561-563, Dec. 2004 
    3. ARM IHI 0011A, "AMBA Specification (Rev 2.0)". May 1999 
    4. C. Feige et al, "Integration of the Scan-Test Method into an Architecture Specific Core-Test Approach," Journal of Electronic Testing, Volume 14, pp. 125-131, July 1998 
    5. Matthias Beck, Olivier Barondeau, Martin Kaibel, Frank Poehl, Lin Xijiang, Ron Press, "Logic Design For On-Chip Test Clock Generation - Implementation Details and Impact on Delay Test Quality," Proceedings of the Design, Automation and Test in Europe, 2005 
    6. Y. Zorian, E. J. Marinissen and S. Dey, "Testing Embedded-corebasedSystem Chips," Proceedings of IEEE International Test Conference, pp. 130-143, Oct. 1998 
    7. Christian Piguet, "Low-Power CMOS Circuits Technology Logic Design and CAD Tools," Taylor & Francis. 2005 
    8. IEEE Computer Society, "IEEE Standard Testability Method for Embedded Core-based Integrated Circuits," Aug. 2005 
    9. M. Abramovici, M. Breuer, and A. Friedman, "Digital Systems Testing and Testable Design," IEEE Press, New York, 1990 
    10. E. J. Marnissen, S. K. Goel and M. Lousberg, "Wrapper Design for Embedded Core Test," IEEE International Test Conference, pp. 911-920, Oct. 2000 
    11. J. Gaisler and E. Catovic, "Gaisler Research IP Core's Manual," version 1.0.1, Jun. 2005 
  • 이 논문을 인용한 문헌 (1)

    1. Lim, Myunghoon ; Kim, Dooyoung ; Mun, Changmin ; Park, Sungju 2013. "Reduced Pin Count Test Techniques using IEEE Std. 1149.7" Journal of the Institute of Electronics Engineers of Korea = 전자공학회논문지, 50(9): 60~67     

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