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SA 기법 응용 NoC 기반 SoC 테스트 시간 감소 방법
SA-Based Test Scheduling to Reduce the Test Time of NoC-Based SoCS

안진호   (호서대학교 전자공학과UU0001560  ); 김홍식   (연세대학교 전기전자공학과UU0000936  ); 김현진   (연세대학교 전기전자공학과UU0000936  ); 박영호   (한국전자통신연구원 NoC 기술팀CC0186800  ); 강성호   (연세대학교 전기전자공학과UU0000936  );
  • 초록

    본 논문에서는 NoC 기반 SoC의 테스트 시간을 감소시키기 위하여 NoC를 TAM으로 재활용하는 구조를 바탕으로 하는 새로운 형태의 스케줄링 알고리즘을 제안한다. 제안한 방식에서는 기존 연구된 NoC 테스트 플랫폼을 사용하여 스케줄링 문제를 rectangle packing 문제로 변환하고 이를 simulated annealing(SA) 기법을 적용하여 향상된 스케줄링 결과를 유도한다. ITC'02 벤치회로를 이용한 실험 결과 제안한 방법이 기존 방법에 비해 최대 2.8%까지 테스트 시간을 줄일 수 있음을 확인하였다.


    In this paper, we address a novel simulated annealing(SA)-based test scheduling method for testing network-on-chip (NoC)-based systems-on-chip(SoCs), on the assumption that the test platform proposed in [1] is installed. The proposed method efficiently mixed the rectangle packing method with SA and improved the scheduling results by locally changing the test access mechanism(TAM) widths for cores and the testing orders. Experimental results using ITC'02 benchmark circuits show that the proposed algorithm can efficiently reduce the overall test time.


  • 주제어

    테스트 스케쥴링.  

  • 참고문헌 (10)

    1. C. Liu, E. Cota, H. Sharif, and D. K. Pradhan, "Test Scheduling for Network-on-Chip with BIST and Precedence Constraints," Proc. ITC, pp. 1369-1378, Oct. 2004 
    2. C. Liu, V. Iyengar, J. Shi, and E. Cota, "Power-Aware Test Scheduling in Network-on-Chip Using Variable-Rate On-Chip Clocking," Proc. VTS, pp. 349-354, May 2005 
    3. V. Iyengar, K. Chakrabarty, and E. J. Marinissen, "On Using Rectangle Packing for SOC Wrapper/TAM Co-Optimization," Proc. VTS, pp.253-258, 2002 
    4. B. Vermeulen, J. Dielissen, K. Goossens, and C. Ciordas, "Bringing Communication Networks on a Chip: Test and Verification Implications," IEEE Communications Magazine, Vol. 41, pp. 74-81, Sep. 2003 
    5. A. Ivanov and G. D. Micheli, "The Network-on-Chip Paradigm in Practice and Research," IEEE Design&Test of Computers, pp. 399-403, Sep.-Oct. 2005 
    6. W. Zou, S. M. Reddy, I. Pomeranz, and Y. Huang, "SOC Test Scheduling Using Simulated Annealing," Proc. VTS, pp. 325-330, 2003 
    7. P. P. Pande, G. D. Micheli, C. Grecu, A. Ivanov, and R. Saleh, "Design, Synthesis, and Test of Networks on Chips," IEEE Design&Test of Computers, pp. 404-413, Sep.-Oct. 2005. 
    8. J.-H. Ahn and S. Kang, "Test Scheduling of NoC-based SoCs Using Multiple Test Clocks," ETRI Journal, Vol. 28, No. 4, pp. 475-485, Aug. 2006     
    9. E. Cota, L. Carro, F. Wagner, and M. Lubaszewski, "Power-Aware NoC Reuse on the Testing of Core-Based Systems," Proc. ITC, Vol. 1, pp. 612-621, Sep. 2003 
    10. L. Benini and G. D. Micheli, "Networks on Chips: A New SoC Paradigm," IEEE Computer, Vol. 35, pp. 70-78, Jan. 2002 

 저자의 다른 논문

  • 안진호 (8)

    1. 2008 "NoC-Based SoC Test Scheduling Using Ant Colony Optimization" ETRI journal 30 (1): 129~140    
    2. 2011 "팔걸이/발판 컨트롤러를 이용한 걷기게임 '팔도강산' 개발 및 효과성 연구" 한국게임학회 논문지 = Journal of Korea Game Society 11 (6): 43~52    
    3. 2011 "이미지 트레이닝을 위한 바이오 피드백 컨트롤러" 정보통신설비= Journal of information and telecommunication facility engineering 10 (3): 92~97    
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