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광통신 시스템을 위한 40Gb/s Forward Error Correction 구조 설계
40Gb/s Foward Error Correction Architecture for Optical Communication System

이승범   (인하대학교 정보통신공학부UU0001092  ); 이한호   (인하대학교 정보통신공학부UU0001092  );
  • 초록

    본 논문은 40Gb/s급 광통신 시스템에서 사용되는 고속 리드-솔로몬(RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개하고 RS 복호기 기반의 고속 FEC구조를 제안한다. 특히 높은 데이터처리율과 적은 하드웨어 복잡도를 가지고 있는 차수 연산 블록이 제거된 pDCME 알고리즘 구조를 소개한다. 제안된 16채널 RS FEC구조는 8개의 신드롬 계산 블록이 1개의 KES 블록을 공유하는 8 채널 RS FEC구조 2개로 구성되어 있다. 따라서 4개의 신드롬 계산 블록에 1개의 KES블록을 공유하는 기존의 16채널 3-병렬 FEC 구조와 비교하여 하드웨어 복잡도를 약 30%정도 줄일 수 있다. 제안된 FEC 구조는 1.8V의 공급전압과 $0.18-{\mu}m$ CMOS 기술을 사용하여 구현하였고 총 250K개의 게이트수와 5.1Gbit/s의 데이터 처리율을 가지고 400MHz의 클럭 주파수에서 동작함을 보여준다. 제안된 면적 효율적인 FEC 구조는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC 구조 등에 바로 적용될 수 있을 것이다.


    This paper introduces a high-speed Reed-Solomon(RS) decoder, which reduces the hardware complexity, and presents an RS decoder based FEC architecture which is used for 40Gb/s optical communication systems. We introduce new pipelined degree computationless modified Euclidean(pDCME) algorithm architecture, which has high throughput and low hardware complexity. The proposed 16 channel RS FEC architecture has two 8 channel RS FEC architectures, which has 8 syndrome computation block and shared single KES block. It can reduce the hardware complexity about 30% compared to the conventional 16 channel 3-parallel FEC architecture, which is 4 syndrome computation block and shared single KES block. The proposed RS FEC architecture has been designed and implemented with the $0.18-{\mu}m$ CMOS technology in a supply voltage of 1.8 V. The result show that total number of gate is 250K and it has a data processing rate of 5.1Gb/s at a clock frequency of 400MHz. The proposed area-efficient architecture can be readily applied to the next generation FEC devices for high-speed optical communications as well as wireless communications.


  • 주제어

    Error correction coding .   area-efficient .   Reed-Solomon decoder .   fiber optic .   communications.  

  • 참고문헌 (10)

    1. "Forward Error Correction for Submarine Systems," Telecommunication Standardization Section, International Telecom. Union, ITU-T Recommendation G.975, Oct. 2000 
    2. S. B. Wicker, "Error Control Systems for Digital Communication and Storage," Prentice Hall, 1995 
    3. W. Wilhelm, "A New Scalable VLSI Architecture for Reed-Solomon Decoders" IEEE Jour. of Solid-state Circuits, Vol34, No.3, Mar. 1999 
    4. H. Lee, "High-Speed VLSI Architecture for Parallel Reed-Solomon Decoder," IEEE Trans. on VLSI Systems, Vol. 11, No. 2, pp. 288-294, April 2003 
    5. D.V.Sarwate and N.R. Shanbhag, "High-Speed Architecture for Reed-Solomon Decoders," IEEE Trans. on VLSI Systems, Vol 9, No.5, pp.641-655, Oct. 2001 
    6. S. Lee, H. Lee, J. Shin, J.-S. Ko, "A High-Speed Pipelined Degree-Computationless Modified Euclidean Algorithm Architecture for Reed-Solomon Decoders," 2007 IEEE International Symposium on Circuits and Systems (ISCAS 2007), pp. 901-904, May 27. 2007 
    7. Bernard Sklar, 디지털 통신공학: 기본과 응용, 박상규 외 역, 교보문고, pp. 516-544, 2003 
    8. H. Lee, "An Area-Efficient Euclidean Algorithm Block for Reed-Solomon Decoder," IEEE computer society Annual Symposium on VLSI, pp. 209-210, Feb. 2003 
    9. H. M. Shao, T. K. Truong, L. J. Deutsch, J. H. Yuen and I. S. Reed, "A VLSI Design of Pipeline Reed-Solomon Decoder," IEEE Trans. on Computers, Vol. C-34, No.5, pp.393-403, May 1985 
    10. L. Song, M-L. Yu and M. S. Shaffer, "10 and 40-Gb/s Forward Error Correction Devices for Optical Communications," IEEE Journal of Solid-State Circuits, Vol. 37, No. 11, pp. 1565-1573, Nov. 2002 
  • 이 논문을 인용한 문헌 (1)

    1. Choi, Chang-Seok ; Lee, Han-Ho 2009. "Three-Parallel Reed-Solomon based Forward Error Correction Architecture for 100Gb/s Optical Communications" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체, 46(11): 48~55     

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