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3D MEMS 소자에 적합한 열적 응력을 고려한 수직 접속 구조의 설계
A design of silicon based vertical interconnect for 3D MEMS devices under the consideration of thermal stress

정진우   (서울대학교 전기컴퓨터공학부UU0000691  ); 김현철   (서울대학교 전기컴퓨터공학부UU0000691  ); 전국진   (서울대학교 전기컴퓨터공학부UU0000691  );
  • 초록

    3D MEMS 소자 또는 적층형 패키지에 응용하기 위해서 실리콘 관통 비아를 이용한 새로운 수직 접속 방법을 제안하고 그 실효성을 증명하기 위해 제작하였다. 제안된 실리콘 관통 비아는 기존의 관통 비아에서 도전 물질로 사용되던 구리대신 실리콘을 적용하였다. 그 결과 열팽창 계수 차이에 의한 열응력 줄일 수 있어 높은 온도에서 이루어지는 MEMS 공정과 병행 가능하게 되었다. $30{\mu}m$ 두께의 실리콘 기판 2층이 적층되었으며 $40{\mu}m$ 와 $50{\mu}m$ 의 간격을 가지는 관통 비아 배열을 제작하였다. 관통 비아의 전기적 특성을 측정하고 분석하였다. 측정된 저항 값은 $169.9\Omega$ 이었다.


    Vertical interconnection scheme using novel silicon-through-via for 3D MEMS devices or stacked package is proposed and fabricated to demonstrate its feasibility. The suggested silicon-through-via replaces electroplated copper, which is used as an interconnecting material in conventional through-via, with doped silicon. Adoption of doped silicon instead of metal eliminates thermal-mismatch-induced stress, which can make troubles in high temperature MEMS processes, such as wafer bonding and LP-CVD(low pressure chemical vapor deposition). Two silicon layers of $30{\mu}m$ thickness are stacked on the substrate. The through-via arrays with spacing $40{\mu}m$ and $50{\mu}m$ are fabricated successfully. Electrical characteristics of the through-via are measured and analyzed. The measured resistance of the silicon-through-via is $169.9\Omega$ .


  • 주제어

    3D MEMS .   through-via .   vertical interconnect .   stacked package.  

  • 참고문헌 (8)

    1. Kikuchi, T. Gouji, S. Tai, T. Hayashi, S. Okada, N. Tani, M. Ishikawa, S. Yokoi, S. Enokijima, T. Kawamura, Y. Osugi, Y. Masuda, M. Katsukawa, H. Kobayashi, Y. Morita, "Miniaturized quartz vibratory gyrosensor with hammer-headed arms", Proceedings of the 2004 IEEE International on Frequency Control Symposium and Exposition, pp. 330-333, Montreal, Canada, Aug. 2004 
    2. K. Tanida, M. Umemoto, Y. Tomita, M. Tago, Y. Nemoto, T. Ando, K. Takahashi, "Ultra- high-density 3D chip stacking technology", Electronic Components and Technology Conference, Proceedings. 53rd, pp. 1084-1089, New Orleans, USA, May 2003 
    3. Lixia Zhou, Joseph M. Kahn, and Kristofer S. J. Pister, "Scanning micromirrors fabricated by an SOI/SOI wafer-bonding process", Journal of Microelectro Mechanical Systems, Vol. 15, no. 1, pp. 26-32, Feb. 2006 
    4. Kenji Takahashi, Masataka Hoshino, Hitoshi Yonemura, Manabu Tomisaka, Masahiro Sunohara, Michinobu Tanioka, Tomotoshi Sato, Kazumi Kojima, and Hiroshi Terao, "Development of Advanced 3D Chip Stacking Technology with Ultra-Fine Interconnection", Proceedings of 51st Electronic Components and Technology Conference, pp. 541-546, Orlando, USA, May 2001 
    5. Silke H. Christiansen, Rajendra Singh, and Ulrich Gosele, "Wafer Direct Bonding: From Advanced Substrate Engineering to Future Applications in Micro/Nano electronics", Proceedings of the IEEE, Vol. 94, issue 12, pp. 2060-2106, Dec. 2006 
    6. C.-J. Lin, M.-T. Lin, S.-P. Wu and F.-G. Tseng, "High density and through wafer copper interconnections and solder bumps for MEMS wafer-level packaging", Microsystem technologies: sensors, actuators, systems integration, Vol. 10, no. 6/7, pp. 517-521, 2004 
    7. Said F. Al-sarawi, Derek Abbott, and Paul D. Franzon, "A review of 3-D packaging technology", IEEE Transactions on Components, Packaging, and Manufacturing Technology-Part B, Vol. 21, no. 1, pp. 2-14, Feb. 1998 
    8. Jinwoo Jeong, Eunsung Lee, Hyeon Cheol Kim, Changyoul Moon, Kukjin Chun, "Si via interconnection technique for 3D MEMS package", IEEE SENSORS 2006, pp.329, Daegu, Korea, Oct. 2006 

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