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Design of High-Performance Intra Prediction Circuit for H.264 Video Decoder

Yoo, Ji-Hye    (Department of Electronics and Information Engineering, Hankuk University of Foreign Studies   ); Lee, Seon-Young    (Department of Electronics and Information Engineering, Hankuk University of Foreign Studies   ); Cho, Kyeong-Soon    (Department of Electronics and Information Engineering, Hankuk University of Foreign Studies  );
  • 초록

    This paper proposes a high-performance architecture of the H.264 intra prediction circuit. The proposed architecture uses the 4-input and 2-input common computation units and common registers for fast and efficient prediction operations. It avoids excessive power consumption by the efficient control of the external and internal memories. The implemented circuit based on the proposed architecture can process more than 60 HD ( $1,920{\times}1,088$ ) image frames per second at the maximum operating frequency of 101 MHz by using 130 nm standard cell library.


  • 주제어

    Intra prediction .   H.   264 .   video decoder .   circuit architecture.  

  • 참고문헌 (6)

    1. T-C. Chen, C-J. Lian, and L-G. Chen, "Hardware Architecture Design of an H.264/AVC Video Codec," Asia and South Pacific Design Automation Conference, Jan. 2006, Page(s):750?757 
    2. Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification (ITU-T Rec. H.264/ISO/IEC 14496-10 AVC), Mar, 2003 
    3. C. Lee, "Design of Scalable Intra-Prediction Architecture for H.264 Decoders," Journal of the Institute of Electronics Engineers of Korea, Vol 45-SD, Issue 11, Nov. 2008, Page(s):1108?1113     
    4. W. T. Staehler, E. A. Berriel, A. A. Susin, and S. Bampi, "Architecture of an HDTV Intraframe Predictor for a H.264 Decoder," 2006 IFIP International Conference, Oct. 2006, Page(s):229 ?233 
    5. J. Shim, S. Lee, and K. Cho, "Design of Intra Prediction Circuit for H.264 Decoder Sharing Common Operations Unit," Journal of the Institute of Electronics Engineers of Korea, Vol.45-SD, Issue 9, Sep. 2008, Page(s):103?109     
    6. J. Park and S. Lee, "Design of Memory-Access-Efficient H.264 Intra Predictor Integrated with Motion Compensator," Journal of the Institute of Electronics Engineers of Korea, Vol.45-SD, Issue 6, Jun. 2008, Page(s):611?616     

 저자의 다른 논문

  • Cho, Kyeong-Soon (19)

    1. 1998 "CMOS 게이트에 의해서 구동되는 배선 회로의 타이밍 특성 분석" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c35 (4): 21~29    
    2. 1999 "Deep Submicron CMOS ASIC에서 다중 구동 게이트를 갖는 배선회로 해석 기법" 電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C c36 (12): 59~68    
    3. 2000 "CMOS 게이트에 의해서 구동 되는 배선 회로 압축 기술" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 37 (1): 83~91    
    4. 2005 "결합 커패시턴스의 영향을 고려한 CMOS 셀 구동 모델" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 42 (11): 41~48    
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