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구조적 LDPC 부호의 저복잡도 및 고속 부호화기 설계
Design of Low Complexity and High Throughput Encoder for Structured LDPC Codes

정용민    (연세대학교 전기전자공학과   ); 정윤호    (한국항공대학교   ); 김재석    (연세대학교 전기전자공학과  );
  • 초록

    본 논문은 저 복잡도와 높은 throughput을 지원하는 LDPC 부호화기의 구조에 대하여 제안한다. LDPC 부호화기가 갖는 높은 복잡도 문제를 해결하기 위하여 기존의 복잡도가 높은 행렬 곱셈 연산기 대신에 간소화된 행렬 곱셈 연산기가 제안되었다. 또한 높은 throughput을 지원하기 위하여 행렬 곱셈 연산시 행 방향 연산 및 부분 병렬처리 연산을 적용하였다. 제안된 부호화기 구조의 로직 게이트와 메모리 사용량은 기존의 5단 파이프라인 부호화기의 구조에 비하여 각각 37.4%와 56.7%씩 감소하였다. 또한 40MHz 클럭 주파수에 대해 기존의 부호화기에 비하여 3배 이상의 throughput인 최대 800Mbps의 throughput을 지원한다.


    This paper presents the design results of a low complexity and high throughput LDPC encoder structure. In order to solve the high complexity problem of the LDPC encoder, a simplified matrix-vector multiplier is proposed instead of the conventional complex matrix-vector multiplier. The proposed encoder also adopts a partially parallel structure and performs column-wise operations in matrix-vector multiplication to achieve high throughput. Implementation results show that the proposed architecture reduces the number of logic gates and memory elements by 37.4% and 56.7%, compared with existing five-stage pipelined architecture. The proposed encoder also supports 800Mbps throughput at 40MHz clock frequency which is improved about three times more than the existing architecture.


  • 주제어

    Column-wise multiplication .   LDPC code .   simplified matrix-vector multiplication.  

  • 참고문헌 (12)

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    2. T. J. Richardson, and R. Urbanke, 'Efficient encoding of low-density parity-check codes,' IEEE Trans. Information Theory, vol. 47, pp.638-656, Feb. 2001 
    3. M. Yang, W. E. Ryan, and Y. Li, 'Design of efficiently encodable moderate-length high-rate irregular LDPC codes,' IEEE Trans. On Communications, vol. 52, no. 4, pp. 564-571, Apr.2004 
    4. Y. Sun, M.Karkooti, and J. R. Cavallaro, 'High throughput, parallel, scalable LDPC encoder/decoder architecture for OFDM systems,' EEE Dallas/CAS Workshop on Design, Applications, Integration and Software, pp. 39-42, Oct. 2006 
    5. 이찬호, 박재근, '하드웨어 구현에 적합한 효율적인 LDPC 코덱의 설계,' 대한전자공학회 논문지 제 43 권 SD 편 제 7호, pp. 50-57, Jul. 2006     
    6. M. P. C. Fossorier, 'Quasi-cyclic low density parity check codes from circulant permutation matrices,' IEEE Trans. Information Theory, vol.50, pp. 1788-1794, Aug. 2004 
    7. IEEE Std 802.16eTM-2005, 'IEEE Standard for Local and metropolitan area networks Part 16: Air Interface for Fixed and Mobile Broadband Wireless Access Systems,' 
    8. IEEE 802.11nTM/D3.00, 'Draft Amendment to STANDARD information Technology Part 11:Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) specifications,' IEEE802.11 document 
    9. D. U. Lee, W.Luk, C.Wang, and C. Jones, 'A flexible hardware encoder for low-density parity-check codes,' Proceedings of the 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines, vol.52, no. 4, pp. 766-775, Apr. 2005 
    10. Y. Dai, N. Chen, and Z. Yan, 'Memory-Efficient Decoder Architecture for Quasi-Cyclic LDPC Codes,' IEEE Trans. Circuits and Systems--I:Regular Papers, vol. 55, no. 9, pp. 2898-2911,Oct. 2008 
    11. S. Y. Chung, G. D. Forney, T. J. Richardson, and R. Urbanke, 'On the design of low-density parity-check codes within 0.0045 dB of Shannon limit,' IEEE Communications Letters, vol. 5, pp.58-60, Feb. 2001 
    12. 김정기, 발라카난, 이문호, 'Wibro 시스템을 위한 고속 LDPC 인코더 설계,'대한전자공학회 논문지 제 45 권 TC 편 제 7호, pp. 1-8, Jul. 2008     
  • 이 논문을 인용한 문헌 (1)

    1. 2012. "" Journal of semiconductor technology and science, 12(1): 24~33     

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