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韓國컴퓨터情報學會論文誌 = Journal of the Korea Society of Computer and Information v.15 no.1=no.70, 2010년, pp.13 - 21  
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IEEE 1149.1의 실시간 신호 시험 구조 설계
Design of Run-time signal test architecture in IEEE 1149.1

김정홍    (경북대학교 컴퓨터정보학부   ); 장영식    (계명문화대학 컴퓨터학부   ); 김재수    (경북대학교 컴퓨터정보학부  );
  • 초록

    보드에 장착된 소자들을 테스트하기위해 제안된 IEEE 1149.1 시험 구조는 입력으로 TDI 핀을 사용하고 출력으로 TDO 핀을 사용하는 커다란 직렬 쉬프트 레지스터이다. IEEE 1149.1은 보드 수준에서의 테스트는 완벽하게 수행하지만 보드가 시스템에 장착되고 난 후의 수행 중인 시스템 수준에서의 실시간 동작클럭 속도로의 테스트에는 문제가 있다. 즉시험대상 핀의 실시간 동작신호를 시험하기 위하여 직렬 시프트 레지스트 체인들의 출력속도를 동작 클럭의 쉬프트레지스터 배수 이상의 속도로 작동 하여야 한다. 본 논문에서는 시스템 클럭과 동일한 속도로 실시간 신호를 캡쳐하기 위한 실시간 신호 시험 구조를 설계하고 시험 절차를 제안하였다. 제안한 실시간 신호 시험 구조를 Altera의 Max+Plus 10.0을 사용하여 제안한 시험 절차에 따라 시뮬레이션을 수행하였으며, 이를 통해 제안한 시험구조가 정확히 동작함을 확인하였다.


    IEEE 1149.1 test architecture was proposed to support the test of elements within the boards. It is a large serial shift register that uses the TDI pin as an input and the TDO pin as an output. Even though it performs the board level test perfectly, there is a problems of running system level test when the boards are equipped to the system. To test real time operation signal on test pin, output speed of serial shift register chain must be above double clock speed of shift register. In this paper, we designed a runtime test architecture and a runtime test procedure under running system environments to capture runtime signal at system clock rate. The suggested runtime test architecture are simulated by Altera Max+Plus 10.0. through the runtime test procedure. The simulation results show that operations of the suggested runtime test architecture are very accurate.


  • 주제어

    Run-time test .   IEEE 1149.   1 .   Boundary Scan Register .   Test Access Port.  

  • 참고문헌 (15)

    1. S. Mitra, E. McCluskey and S. Makar, "Design for testability and testing of IEEE 1149.1 TAP controller," VLSI Test Symposium 2002(VTS 2002), pp. 247-252, May 2002. 
    2. X. Wang, L. Liang and J. Wang, "A New Solution to Implement Multi-Full Scan Chain Test with JTAG," Solid-State and Integrated Circuit Technology(ICSICT'06), pp. 2155-2157, Oct. 2006. 
    3. H. Ehrenberg and T. Wenzel, "Boundary Scan for Structural Board Test on LXI Platform," Proceedings of the IEEE Systems Readiness Technology Conference, pp. 789-794, Sept. 2006. 
    4. L. Unger, Testability Beyond JTAG, Nelson Publishing Inc., 2009. 
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    6. H. Ehrenberg, "Reconfigurable tester hardware extends boundary scan applications while simplifying ate setup," IEEE Autotestcon 2007, pp. 712-717, Sept. 2007. 
    7. C. Lin and S. Reddy, "On Delay Fault Testing in Logic Circuits," IEEE Transaction on CAD, pp. 694-703, Sept. 1987. 
    8. H. Chang and J. Abraham, "Delay Test Techniques for Boundary Scan based Architecture," Proceedings of the IEEE Custom Integrated Circuit Conference, 1992. 
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    12. 장영식, 이창희, "경계면스캔에서의 연속캡쳐 시험구조 개발" 정보처리학회논문지 A 제 16-A권, 제 2호, 79-88쪽, 2009년 4월. 
    13. M. El-Mahlawy, E. El-Sehely, A. Ragab and S. Anas, "Design and implementation of an new Built-In Self-Test boundary scan architecture," Microelectronics 2003(ICM 2003), pp. 27-31, Dec. 2003. 
    14. J. Rearick, S. Patterson and K. Dorner, "Integrating boundary scan into multi-GHz I/O circuitry," Proceedings of the IEEE International Test Conference, pp. 560-566, 2004. 
    15. S. Kundu, T. Mak and R. Galivanche, "Trends in manufacturing test methods and their implications," Proceedings of the IEEE International Test Conference, pp. 679-687, 2004. 

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