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마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society v.17 no.1, 2010년, pp.69 - 73   피인용횟수: 5
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Though-silicon-via를 사용한 3차원 적층 반도체 패키징에서의 열응력에 관한 연구
Thermo-Mechanical Analysis of Though-silicon-via in 3D Packaging

황성환    (서울대학교 재료공학부   ); 김병준    (서울대학교 재료공학부   ); 정성엽    (서울대학교 재료공학부   ); 이호영    (서울대학교 재료공학부   ); 주영창    (서울대학교 재료공학부  );
  • 초록

    Through-silicon-via (TSV)를 포함하고 있는 3차원 적층 반도체 패키지에서 구조적 변수에 따른 열응력의 변화를 살펴보기 위하여 유한요소해석을 수행하였다. 이를 통하여 TSV를 포함하고 있는 3차원 적층 반도체 패키지에서 웨이퍼 간 접합부의 지름, TSV 지름, TSV 높이, pitch 변화에 따른 열응력의 변화를 예측하였다. 최대 von Mises 응력은 TSV의 가장 위 부분과 Cu 접합부, Si, underfill 계면에서 나타났다. TSV 지름이 증가할 때, TSV의 가장 위 부분에서의 von Mises 응력은 증가하였다. Cu 접합부 지름이 증가할 때, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. Pitch가 증가할 때에도, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. 한편, TSV 높이는 von Mises 응력에 크게 영향을 미치지 못하였다. 따라서 TSV 지름이 작을수록, 그리고 pitch가 작을수록 기계적 신뢰성은 향상되는 것으로 판단된다.


    Finite-element analyses were conducted to investigate the thermal stress in 3-dimensional stacked wafers package containing through-silicon-via (TSV), which is being widely used for 3-Dimensional integration. With finite element method (FEM), thermal stress was analyzed with the variation of TSV diameter, bonding diameter, pitch and TSV height. It was revealed that the maximum von Mises stresses occurred at the edge of top interface between Cu TSV and Si and the Si to Si bonding site. As TSV diameter increased, the von Mises stress at the edge of TSV increased. As bonding diameter increased, the von Mises stress at Si to Si bonding site increased. As pitch increased, the von Mises stress at Si to Si bonding site increased. The TSV height did not affect the von Mises stress. Therefore, it is expected that smaller Cu TSV diameter and pitch will ensure mechanical reliability because of the smaller chance of plastic deformation and crack initiation.


  • 주제어

    Through-Silicon-Via (TSV) .   Stacked-Wafers Package .   Finite Element Analysis (FEA) .   Thermal Stress .   Reliability.  

  • 참고문헌 (13)

    1. N. Koyanagi, H. Kurino, K. W. Lee, K Sakuma, N Miyakawa and H Itani, "Future System-on-Silicon LSI Chips", IEEE Micro. 18, 17 (1998). 
    2. J.O. Seong and B. Daniel, "High Density, Aspect Ratio Through-wafer Electrical Interconnect Vias for Low Cost, Generic Modular MEMS Packaging", Advanced Packaging Materials, 8 (2002). 
    3. M. Karnezos, "3D Packaging: Where All Technologies Come Together", IEEE/CPMT/Semi 29th International Electronics Manufacturing Symposium, 64 (2004). 
    4. K. W. Guarini, A. W. Topol, M. Ieong, R. Yu, L. Shi, M. R. Newport, D. J. Frank, D. V. Singh, G. M. Cohen, S. V. Nitta, D. C. Boyd, P. A. O'Neil, S. L. Tempest, H. B. Pogge, S. Purushothaman and W. E. Haensch, "Electrical Integrity of State-of-the-art 0.13 ${\mu}m$ SOI CMOS Devices and Circuits Transferred for Three-dimensional (3D) Integrated Circuit (IC) Fabrication", IEEE International Electron Devices Meeting, 943 (2002). 
    5. Sang-Woon Seo and Gu-Sung Kim, "The Film Property and Deposition Process of TSV Inside for 3D Interconnection", J. Microelectron. Packag. Soc., 15(3), 47 (2008).     
    6. Min-Seung Yoon, "Introduction of TSV (Through Silicon Via) Technology", J. Microelectron. Packag. Soc., 16(1), 1 (2009).     
    7. R.R. Reeber and K. Wang, "Thermal expansion and lattice parameters of group IV semiconductors", Mater. Chem. Phys. 46, 259 (1996). 
    8. K.H. Hellwege and A.M. Hellwege, Landolt-Bornstein: Numerical Data and Functional Relationships in Science and Technology, Group III: Vol. 1, Springer-Verlag (1966). 
    9. M.B. Bever, Encyclopedia of Materials Science and Engineering, Pergamon Press (1986). 
    10. E.A. Brandes and G.B. Brook, Smithells Metals Reference Book, 7th edition, Buttterworth-Heinemann (1999). 
    11. Liu Chen, Qun Zhang, Guozhong Wang, Xiaoming Xie and Zhaonian Cheng, "The Effects of Underfill and Its Material Models on Thermomechanical Behaviors of a Flip Chip Package", IEEE T. Adv. Packaging. 24(1), 17 (2001). 
    12. C. J. Smithells, Metals Reference Book, Vol. III, pp. 686-708, Butterworths, London (1967). 
    13. Jing Zhang 1, Max O. Bloomfield, Jian-Qiang Lu, Ronald J. Gutmann, Timothy S. Cale, "Thermal stresses in 3D IC interwafer interconnects", Microelectron. Eng., 82, 534 (2005). 
  • 이 논문을 인용한 문헌 (5)

    1. Hong, Sung-Jun ; Hong, Sung-Chul ; Kim, Won-Joong ; Jung, Jae-Pil 2010. "Copper Filling to TSV (Through-Si-Via) and Simplification of Bumping Process" 마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, 17(3): 79~84     
    2. Lee, Kang-Wook 2010. "Ultimate Heterogeneous Integration Technology for Super-Chip" 마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, 17(4): 1~9     
    3. Song, Cha-Gyu ; Choa, Sung-Hoon 2010. "Numerical Study of Warpage and Stress for the Ultra Thin Package" 마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, 17(4): 49~60     
    4. Lee, Kang-Wook 2011. "High Speep/High-Precision Chip Joining Using Self-Assembly Technology for Three-Dimensional Integrated Circuits" 大韓溶接·接合學會誌 = Journal of the Korean Welding and Joining Society, 29(3): 19~26     
    5. Kim, Kyoung-Ho ; Lee, Hyouk ; Jeong, Jin-Wook ; Kim, Ju-Hyung ; Choa, Sung-Hoon 2012. "Numerical Analysis of Warpage and Stress for 4-layer Stacked FBGA Package" 마이크로전자 및 패키징 학회지 = Journal of the Microelectronics and Packaging Society, 19(2): 7~15     

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