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정보처리학회논문지. The KIPS transactions. Part A. Part A v.17A no.3, 2010년, pp.121 - 126  
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저 전력 MOS 전류모드 논리회로 설계
Design of a Low-Power MOS Current-Mode Logic Circuit

김정범    (강원대학교 전기전자공학부  );
  • 초록

    본 논문에서는 저 전압 스윙 기술을 적용하여 저 전력 회로를 구현하고, 슬립 트랜지스터 (sleep-transistor)를 이용하여 누설전류를 최소화하는 새로운 저 전력 MOS 전류모드 논리회로 (MOS current-mode logic circuit)를 제안하였다. 제안한 회로는 저 전압 스윙 기술을 적용하여 저 전력 특성을 갖도록 설계하였고 고 문턱전압 PMOS 트랜지스터 (high-threshold voltage PMOS transistor)를 슬립 트랜지스터로 사용하여 누설전류를 최소화하였다. 제안한 회로는 $16\;{\times}\;16$ 비트 병렬 곱셈기에 적용하여 타당성을 입증하였다. 이 회로는 슬립모드에서 기존 MOS 전류 모드 논리회로 구조에 비해 대기전력소모가 1/104로 감소하였으며, 정상 동작모드에서 11.7 %의 전력소모 감소효과가 있었으며 전력소모와 지연시간의 곱에서 15.1 %의 성능향상이 있었다. 이 회로는 삼성 $0.18\;{\mu}m$ CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.


    This paper proposes a low-power MOS current-mode logic circuit with the low voltage swing technology and the high-threshold sleep-transistor. The sleep-transistor is used to high-threshold voltage PMOS transistor to minimize the leakage current. The $16{\times}16$ bit parallel multiplier is designed by the proposed circuit structure. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/104. The proposed circuit is achieved to reduce the power consumption by 11.7% and the power-delay-product by 15.1% compared with the conventional MOS current-model logic circuit in the normal mode. This circuit is designed with Samsung $0.18\;{\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.


  • 주제어

    MOS 전류모드 논리력회로 .   저 전회로 .   저 전압 스윙 기술 .   슬립 트랜지스터.  

  • 참고문헌 (8)

    1. Neil H. E. Wests, David Harris. "CMOS VLSI DESIGN," Addison-Wesley Publishing Company 2005. 
    2. J. B. Kim and Y. S. Lee, "Design of a low-power 8x8-bit parallel multiplier using MOS current mode logic circuit," International Journal of Electronics, Vol.94, No.10, pp.905-913, October, 2007. 
    3. Hassan Hassan, Mohab Anis, and Mohamed Elmasry, "MOS Current Mode Circuits: Analysis, Design, and Variability," IEEE Trans. VLSI Systems, Vol.13, No.8, pp.885-898, August, 2005. 
    4. Akira Tanabe, Masato Umetani, Ikuo Fujiwara, Takayuki Ogura, Kotaro Kataoka, Masao Okihara. "0.18-${\mu}m$ CMOS 1-Gb/s Multiplexer/Demultiplexer ICs Using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation," IEEE J. Solid-State Circuits, Vol.36, pp.988-996, June, 2001. 
    5. M. Mizuno, M. Yamahsina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. Ono, H. Yamada, "A GHz MOS, Adaptive Pipeline Technique Using MOS Current-Mode Logic," IEEE J. Solid-State Circuits, Vol.31, pp.784-791, June, 1996. 
    6. Issam S. Abu-Khater, Abdellatif Bellaouar, M. I. Elmasry, "Circuit Techniques for CMOS Low-Power High-Performance Multipliers," IEEE J. Solid-State Circuits, Vol.31, pp.1535-1546, No.10, October, 1996. 
    7. Jang Hee Kang and Jeong Beom Kim, "Design of a low power CVSL full adder using low-swing technique," in Proceeding of IEEE International Conference on Semiconductor Engineering, pp.247-251, 2004. 
    8. Masato Nagamatsu, et al, "A 15nS 32X32-bit CMOS Multiplier with an Improved Parallel Structure," Vol.25, pp.494-497, No.2, April, 1990. 

 저자의 다른 논문

  • 김정범 (24)

    1. 2001 "On-line 테스팅을 위한 새로운 내장형 전류 감지 회로의 설계" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 38 (7): 493~502    
    2. 2002 "전류 모드 다치 논리 CMOS 회로를 이용한 전가산기 설계" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 39 (1): 76~82    
    3. 2003 "전류모드 CMOS 다치 논리회로를 이용한 32${\times}$32-Bit Modified Booth 곱셈기 설계" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 40 (12): 72~79    
    4. 2004 "내장형 전류 감지회로를 이용한 타이밍 오류 검출기 설계" 전기전자학회논문지 = Journal of IKEEE 8 (1): 12~21    
    5. 2005 "전류모드 CMOS 4치 논리회로를 이용한 고성능 곱셈기 설계" 전기전자학회논문지 = Journal of IKEEE 9 (1): 1~6    
    6. 2005 "CMOS 집적회로 테스팅을 위한 내장형 전류 감지 회로 설계" 전기전자학회논문지 = Journal of IKEEE 9 (1): 57~64    
    7. 2005 "전자 디스펜서용 단일 칩 제어기 설계" 전기전자학회논문지 = Journal of IKEEE 9 (2): 101~107    
    8. 2005 "Low-Swing 기술을 이용한 저 전력 CVSL 전가산기 설계" 電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 42 (2): 41~48    
    9. 2006 "고속 통신용 CMOS 4.5 Gb/s 인터페이스 회로 구현" 전기전자학회논문지 = Journal of IKEEE 10 (2): 128~133    
    10. 2007 "MOS 전류모드 논리회로를 이용한 저 전력 곱셈기 설계" 전기전자학회논문지 = Journal of IKEEE 11 (2): 83~88    

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