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소스제어 4T 메모리 셀 기반 소신호 구동 저전력 SRAM
Small-Swing Low-Power SRAM Based on Source-Controlled 4T Memory Cell

정연배    (경북대학교 전자전기컴퓨터학부   ); 김정현    (경북대학교 전자전기컴퓨터학부  );
  • 초록

    본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18- ${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$ 이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.


    In this paper, an innovative low-power SRAM based on 4-transistor latch cell is described. The memory cells are composed of two cross-coupled inverters without access transistors. The sources of PMOS transistors are connected to bitlines while the sources of NMOS transistors are connected to wordlines. They are accessed by totally new read and write method which results in low operating power dissipation in the nature. Moreover, the design reduces the leakage current in the memory cells. The proposed SRAM has been demonstrated through 16-kbit test chip fabricated in a 0.18- ${\mu}m$ CMOS process. It shows 17.5 ns access at 1.8-V supply while consuming dynamic power of $87.6\;{\mu}W/MHz$ (for read cycle) and $70.2\;{\mu}W/MHz$ (for write cycle). Compared with those of the conventional 6-transistor SRAM, it exhibits the power reduction of 30 % (read) and 42 % (write) respectively. Silicon measurement also confirms that the proposed SRAM achieves nearly 64 % reduction in the total standby power dissipation. This novel SRAM might be effective in realizing low-power embedded memory in future mobile applications.


  • 주제어

    SRAM .   memory .   4-transistor cell .   power dissipation.  

  • 참고문헌 (13)

    1. http://public.itrs.net. 
    2. B. -D. Yang and L. -S. Kim, "A low-power SRAM using hierarchical bit line and local sense amplifiers," IEEE J. Solid-State Circuits, vol. 40, no. 6, pp. 1366-1376, Jun. 2005. 
    3. R. E. Aly and M. A. Bayoumi, "Low-power cache design using 7T SRAM cell," IEEE Trans. on Circuits and Systems-II : Express Briefs, vol. 54, no. 4, pp. 318-322, Apr. 2007. 
    4. K. Zhang, U. Bhattacharya, Z. Chen, F. Hamzaoglu, D. Murray, N. Vallepalli, Y. Wang, B. Zheng, and M. Bohr, "SRAM design on 65-nm CMOS technology with dynamic sleep transistor for leakage reduction," IEEE J. Solid-State Circuits, vol. 40, no. 4, pp. 895-901, Apr. 2005. 
    5. K. Kim, H. Mahmoodi, and K. Roy, "A low-power SRAM using bit-line charge recycling," IEEE J. Solid-State Circuits, vol. 43, no. 2, pp. 446-459, Feb. 2008. 
    6. K. Kanda, H. Sadaaki, and T. Sakurai, "90% write power-saving SRAM using sense-amplifying memory cell," IEEE J. Solid-State Circuits, vol. 39, no. 6, pp. 927-933, Jun. 2004. 
    7. T. -H. Joubert, E. Seevinck, and M. du Plessis, "A CMOS reduced-area SRAM cell," in Proc. of IEEE Int. Symp. on Circuits and Systems, vol. 3, pp. 335-338, 2000. 
    8. M. Sharifkhani and M. Sachdev, "Segmented virtual ground architecture for low-power embedded SRAM," IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 15, no. 2, pp. 196-205, Feb. 2007. 
    9. Y. Wang, H. J. Ahn, U. Bhattacharya, Z. Chen, T. Coan, F. Hamzaoglu, W. M. Hafez, C. -H. Jan, P. Kolar, S. H. Kulkarni, J. -F. Lin, Y. -G. Ng, I. Post, L. Wei, Y. Zhang, K. Zhang, and M. Bohr, "A 1.1 GHz 12 ${\mu}A/Mb$-leakage SRAM design in 65 nm ultra-low-power CMOS technology with integrated leakage reduction for mobile applications," IEEE J. Solid-State Circuits, vol. 43, no. 1, pp. 172-179, Jan. 2008. 
    10. S. Cosemans, W. Dehaene, and F. Catthoor, "A low-power embedded SRAM for wireless applications," IEEE J. Solid-State Circuits, vol. 42, no. 7, pp. 1607-1617, Jul. 2007. 
    11. Y. Takeyama, H. Otake, O. Hirabayashi, K. Kushida, and N. Otsuka, "A low leakage SRAM macro with replica cell biasing scheme," IEEE J. Solid-State Circuits, vol. 41, no. 4, pp. 815-822, Apr. 2006. 
    12. M. Yamaoka, Y. Shinozaki, N. Maeda, Y. Shimazaki, K. Kato, S. Shimada, K. Yanagisawa, and K. Osada, "A 300-MHz $25-{\mu}A/Mb$ leakage on-chip SRAM module featuring process variation immunity and low-leakage-active mode for mobile-phone application processor," IEEE J. Solid-State Circuits, vol. 40, no. 1, pp. 186-194, Jan. 2005. 
    13. K. W. Mai, T. Mori, B. S. Amrutur, R. Ho, B. Wilburn, M. A. Horowitz, I. Fukushi, T. Izawa, and S. Mitarai, "Low-power SRAM design using half-swing pulse-mode techniques," IEEE J. Solid-State Circuits, vol. 33, no. 11, pp. 1659-1671, Nov. 1998. 

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