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$Radix-4^2$알고리즘을 사용한 저면적 FFT 프로세서 구조
Low-area FFT Processor Structure using $Radix-4^2$ Algorithm

김한진    (상명대학교 컴퓨터정보통신공학과   ); 장영범    (상명대학교 정보통신공학과  );
  • 초록

    이 논문에서는 $Radix-4^2$ 알고리즘을 사용한 저면적 FFT 구조를 제안한다. 큰 point의 FFT는 여러 개의 직렬연결 스테이지로 구성되는데, $Radix-4^2$ 알고리즘을 사용하면 매 2 스테이지마다 곱셈 종류의 수가 3인 스테이지가 생긴다. 이 사실을 이용하여 곱셈 연산 종류의 수가 3인 스테이지의 구현 면적을 줄이는 구조를 제안하였다. 예를 들면 4096-point FFT는 6개의 스테이지로 구성되는데 $Radix-4^2$ 알고리즘을 사용하면 3개의 스테이지가 곱셈연산 종류의 수가 3이다. 이 3개의 스테이지의 곱셈 연산 하드웨어는 CSD(Canonic Signed Digit) 계수 방식과 CSS(Common Sub-expression Sharing) 기술을 사용하여 구현면적 감소시킬 수 있었다. 제안된 방식을 사용하여 256-point FFT 구조를 설계하여 Verilog-HDL 코딩하였다. 또한 tsmc $0.18{\mu}m$ CMOS 라이브러리를 사용하여 합성하여 구현한 결과 $1.971mm^2$ 의 cell area를 얻었다. 이와 같은 합성 결과는 기존 구조와 비교하여 약 23%의 cell area 감소 효과를 보였다.


    In this paper, a low-area FFT structure using $Radix-4^2$ algorithm is proposed. The large point FFT structure consists of cascade connection of the many stages. In implementation of large point FFT using $Radix-4^2$ algorithm, stages which number of different coefficients are only 3 appear in every 2 stages. For example, in the 4096-point FFT, the stages that number of different coefficients are 3 appear in stage 1, 3, and 5 among 6 stages. Multiplication block area of these 3 stages can be reduced using CSD(Canonic Signed Digit) and common sub-expression sharing techniques. Using the proposed structure, the 256-point FFT is implemented with the Verilog-HDL coding and synthesized by $1.971mm^2$ cell area in tsmc $0.18{\mu}m$ CMOS library. This result shows 23% cell area reduction compared with the conventional structure.


  • 주제어

    FFT .   $Radix-4^2$ .   Radix-4 .   CSD .   Common Sub-expression Sharing.  

  • 참고문헌 (9)

    1. R. Sarmiento, V. D. Armas, J. F. Lopez, J. A. Montiel-Nelson, and A. Nunez, "A CORDIC processor for FFT computation and its implementation using gallium arsenide technology", IEEE Trans. on VLSI Systems, vol. 6, No. 1, pp. 18-30, Mar. 1998. 
    2. M. Bekooij, J. Huisken, and K. Nowak, "Numerical accuracy of Fast Fourier Transforms with CORDIC arithmetic", Journal of VLSI Signal Processing 25, pp. 187-193, 2000. 
    3. S. M Kim, J. G. Chung, and K. K. Parhi, "Low error Fixed-width CSD Multiplier with Efficient Sign Extension", IEEE Trans. Circuits and Systems-II, vol. 50, No. 12, Dec. 2003. 
    4. R. I. Hartley, "Sub-expression sharing in filters using canonic signed digit multipliers", IEEE Trans. Circuits and Systems-II: Analog and Digital Signal Processing, vol. 43, No.10, pp. 677-688, Oct. 1996. 
    5. Y. Jang, and S. Yang, "Low-power CSD linear phase FIR filter structure using vertical common sub-expression" IEE Electronics Letters, vol. 38, No. 15, pp. 777-779, Jul. 2002. 
    6. J. Lee and H. Lee, "High-Speed 2-Parallel Radix-24 FFT/IFFT Processor for MB-OFDM UWB Systems", IEICE Trans. on Fundamentals of Electronics, communications, and Computer Science, vol. E91-A, No. 4, pp. 1206-1211, April, 2008. 
    7. J. Y. Oh, J. S. Cha, S. K. Kim, and M. S. Lim, "Implementation of Orthogonal Frequency Division Multiplexing using radix-N Pipeline Fast Fourier Transform(FFT) Processor", Jpn. J. Appl. Phys., vol. 42, No. 4B, pp. 1-6, April, 2003. 
    8. 최동규, 장영범, "Common sub-expression sharing과 CORDIC을 이용한 OFDM 시스템의 저면적 파이프라인 FFT 구조", 전자공학회논문지, 제46권, SP편 제 4호, pp. 157-164, 2009. 
    9. 장영범, 이동훈, "Common sub-expression sharing을 사용한 저면적 FFT 프로세서 구조", 한국산학기술학회논문지, 제12권, 제4호, pp. 1867-1875, 2011.     
  • 이 논문을 인용한 문헌 (1)

    1. Jang, Young-Beom ; Lee, Sang-Woo 2013. "Low-power Butterfly Structure for DIT Radix-4 FFT Implementation" 한국통신학회논문지. The journal of Korea Information and Communications Society. 무선통신, a38(12): 1145~1147     

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    1. 2010 "Multi-Point 2-D FFT를 이용한 TFT-LCD Mura 검출 알고리즘" 한국산학기술학회논문지 = Journal of the Korea Academia-Industrial cooperation Society 11 (4): 1278~1284    
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