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다중 클록 영역의 SoC를 위한 효율적인 버퍼삽입 방식의 CTS에 대한 고려
Consideration of CTS using Efficient Buffer Insertion for SoC in Multiple Clock Domain

서영호    (광운대학교   ); 최의선    ((주)소노비젼   ); 김동욱    (광운대학교  );
  • 초록

    본 논문에서는 버퍼 삽입 방법에 기반한 다중 클록 영역에서의 클록 트리 합성(clock tree synthesis, CTS) 기법에 대해서 논의한다. CTS를 수행하는데 있어서 준비해야하는 사항들과 실제적인 CTS 수행 방법들에 대해서 세부적인 기술들을 제안한다. 또한 CTS 수행 이후의 후처리 과정에 대해서도 제안한다. 버퍼 삽입 기반의 CTS는 기존에도 사용되는 방법인데 본 논문은 ASIC 및 SoC 상용 작업 현장에서 사용될 수 있는 실전적인 기법들에 대해서 논의하고자 한다. CTS는 사용되는 툴에 매우 의존적인데 본 논문은 Synopsys의 Astro를 대상으로 하였고, 이 툴을 이용하여 CTS를 수행하기 위한 세부적인 기술들에 대해서 이론을 바탕으로 경험적이고 고급적인 기법들을 제안한다. 본 논문을 통해 제안된 기법들은 많은 백앤드(backend) 설계자들에게 좋은 가이드가 될 것으로 기대한다.


    In this paper, we consider a clock tree synthesis technique (CTS) based on buffer insertion method in the multiple clock domain. We propose some detail techniques about the preparing items and the practical method for implementing CTS. We also propose a post processing after CTS implementation. Until now, the buffer insertion-based CTS technique has been widely used, and this paper discusses especially it's practical technique to be applied in the commercial fields to develop ASIC and SoC. CTS is very dependent on the used tool. We use Astro of Synopsys and propose the empirical and theoretical information of the detail techniques for implementing CTS using this tool. We expect that the proposed technique becomes to be good guidelines to backend designers.


  • 주제어

    클록 트리 합성 .   다중 클록 영역 .   버퍼.  

  • 참고문헌 (19)

    1. J. Minz, X. Zhao, and S. K. Lim. buffered clock tree synthesis for 3d ics under thermal variations. In Proc. Asia and South Pacific Design Automation Conf., Jan 2008. 
    2. T.-Y. Kim and T. Kim. Clock tree embedding for 3d ics. In Proc. Asia and South Pacific Design Automation Conf., Jan 2010. 
    3. X. Zhao, D. Lewis, H.-H. S. Lee, and S. K. Lim. Pre-bond Testable Low-Power Clock Tree Design for 3D Stacked ICs. In Proc. Int. Conf. on Computer Aided Design, Nov 2009. 
    4. F. Liu. A General Framwwork for Spatial Correlation Modeling in VLSI Design. In Proc. Design Automation Conf., Jun 2007. 
    5. EE Times, April 07, 2009, http://www.eetimes.com 
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    7. M. Edahiro, "A clustering-based optimization algorithm in zero-skew routings," In Proc. DAC, pp. 612-616, 1993. 
    8. M. Jackson, A. Srinivasan, and E. S. Kuh, "Clock routing for high performance ICs," In Proc. DAC, pp. 573-579, 1990. 
    9. A. Kahng, J. Cong, and G. Robins, "High-performance clock routing based on recursive geometric matching," In Proc. DAC, pp. 322-327, 1991. 
    10. R.-S. Tsay, "Exact zero skew," In Proc. DAC, pp. 336-339, 1991. 
    11. K. D. Boese and A. B. Kahng, "Zero-skew clock routing trees with minimum wirelength," In Proc. ASICON, pp. 17-21, 1992. 
    12. T.-H. Chao, Y.-C. H. Hsu, and J.-M. Ho, "Zero skew clock net routing," In Proc. DAC, pp. 518-523, 1992. 
    13. M. Edahiro, "Minimum skew and minimum path length routing in VLSI layout design," NEC Research and Development, 32(4), pp. 569-575, 1991. 
    14. R. Chaturvedi and J. Hu, "Buffered clock tree for high quality IC design," In Proc. ISQED, pp. 381-386, 2004. 
    15. Y. P. Chen and D. F. Wong, "An algorithm for zero-skew clock tree routing with buffer insertion," In Proc. ED & TC, pp. 230-236, 1996. 
    16. G. E. Tellez and M. Sarrafzadeh, "Minimal buffer insertion in clock trees with skew and slew rate constraints," In Trans. CAD, pp. 333-342, 1997. 
    17. X.-W. Shih, C.-C. Cheng, Y.-K. Ho, and Y.-W. Chang, "Blockage-Avoiding buffered Clock-Tree Synthesis for Clock Latency-Range and Skew Minimization," In Proc. ASP-DAC, 2010. 
    18. A. Rajaram and D. Z. Pan, "MeshWorks: an efficient framework for planning, synthesis and optimization of clock mesh networks," In Proc. ASPDAC, pp. 250-257, 2008. 
    19. http://blog.naver.com/zelkobaray?Redirect=Log&logNo=10024006446 
  • 이 논문을 인용한 문헌 (1)

    1. Seo, Young-Ho ; Kim, Dong-Wook 2012. "Stable Power Plan Technique for Implementing SoC" 한국정보통신학회논문지 = Journal of the Korea Institute of Information and Communication Engineering, 16(12): 2731~2740     

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