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구리기둥주석범프의 전해도금 형성과 특성
Formation and Properties of Electroplating Copper Pillar Tin Bump

소대화    (명지대학교, 한국과학기술정보원  );
  • 초록

    고밀도집적을 위하여 전기도금과 무전해도금법을 적용하여 구리기둥주석범프(CPTB)를 제작하고, 그 특성을 분석하였다. CPTB는 ${\sim}100{\mu}m$ 의 피치를 갖도록 KM-1250 건식감광필름(DFR)을 사용하여 먼저 구리기둥범프(CPB)를 도금 전착시킨 다음, 구리의 산화억제를 위하여 그 위에 주석을 무전해 도금하였다. 열-압력에 따른 산화효과와 접합특성을 위하여 전기저항계수와 기계적 층밀림 전단강도를 측정하였다. 전기저항계수는 산화두께의 증가에 따라서 증가하였고, 전단강도는 $330^{\circ}C$ 에서 500 N의 열-압력일 때 최고치를 나타냈다. 시뮬레이션 결과에 따르면, CPTB는 시간이 경과됨에 따라 통전면적의 크기 감소의 결과를 나타냈으며, 그것은 구리의 산화에 의해 크게 영향을 받는 것으로 확인되었다.


    Copper Pillar Tin Bump (CPTB) was investigated for high density chip interconnect technology development, which was prepared by electroplating and electro-less plating methods. Copper pillar tin bumps that have $100{\mu}m$ pitch were introduced with fabrication process using a KM-1250 dry film photoresist (DFR), with copper electroplating for Copper Pillar Bump (CPB) formation firstly, and then tin electro-less plating on it for control oxidation. Electric resistivity and mechanical shear strength measurements were introduced to characterize the oxidation effects and bonding process as a function of thermo-compression. Electrical resistivity increased with increasing oxidation thickness, and shear strength had maximum value with $330^{\circ}C$ and 500 N at thermo-compression process. Through the simulation work, it was proved that the CPTB decreased in its size of conduction area as time passes, however it was largely affected by the copper oxidation.


  • 주제어

    주석 층 .   산화층베리어 .   구리기둥범프 .   내부연결 .   전단강도.  

  • 참고문헌 (8)

    1. Robert Doering, Yoshio Nishi, "Semicon- ductor Manufacturing Technology", CRC Press, Ch. 32-2, 2008. 
    2. T. Wang, F. Tung, L. Foo, V. Dutta, "Studies on A Novel Flip-Chip Interconnect Structure Pillar Bump", Electronic Components and Technology Conference, pp. 945-949, 2001. 
    3. A. Yeoh, M. Chang, C. Pelto, Tzuen-Luh Huang, S. Balakrishnan, G. Leatherman, S. Agraharam, Guotao Wang, Zhiyong Wang, D. Chiang, P. Stover, P. Brandenburger, "Copper die bumps (first level interconnect) and low-K dielectrics in 65nm high volume manufac- turing", Electronic Components and Technology Conference, pp.1611-1615, 2006. 
    4. E. T. Ogawa, K-D Lee, "Electro- migration reliability issues in dual-damascene Cu interconnections", IEEE Transaction on reliability, vol. 51, pp. 403-419, 2002. 
    5. 이성주, "헐셀과 도금의 평가", 참기획, 2007. 
    6. 왕리, 지영주, 소대화, 홍상진, "Real-time Monitoring of Copper Electroplating for Semiconductor Interconnect", 한국진공학회 2010년 동계학술대회, 강원도 평창, 2010. 
    7. Yi-Shao Lai, Kuo-Ming Chen, Chiu-Wen Lee, Chin-Li Kao, Yu-Hsiu Shao, "Electronic Packaging Technology Conference", Proceedings of 7th, vol. 2, pp.786-791, 2005. 
    8. 왕리, 정원철, 조일환, 홍상진, 황재룡, 소대화, "반도체공정에서 구리기둥주석범프의 전해도금 형성과 특성", 한국해양정보통신학회, 2010 추계종합학술대회논문집, 14권 2호, p726-729, 2010. 

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