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Unified low power optimization algorithm by gate freezing, gate sizing and buffer insertion

Lee, Hyungwoo    (Corresponding author. Fax: +82-2-706-3997   ); Shin, Hakgun    (Department of Computer Science, Sogang University, C.P.O. Box 1142, Seoul, South Korea   ); Kim, Juho    (Department of Computer Science, Sogang University, C.P.O. Box 1142, Seoul, South Korea  );
  • 초록

    Abstract One of the major factors contributing to the power dissipation in CMOS digital circuits is the switching activity. Many of such switching activities include spurious pulses, called glitches. In this paper, we propose a new method of glitch reduction by gate freezing, gate sizing, and buffer insertion. The proposed method unifies gate freezing, gate sizing, and buffer insertion into a single optimization process to maximize the glitch reduction. The effectiveness of our method is verified experimentally using LGSynth91 benchmark circuits with a 0.5 μm standard cell library. Our optimization method reduces glitches by 65.64% and the power by 31.03% on average.


  • 주제어

    Power optimization .   Glitch .   Gate freezing .   Gate sizing .   Buffer insertion.  

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