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IEEE transactions on electron devices 50건

  1. [해외논문]   IEEE Transactions on Electron Devices publication information   SCI SCIE


    IEEE transactions on electron devices v.64 no.2 ,pp. C2 - C2 , 2017 , 0018-9383 ,

    초록

    Provides a listing of the editorial board, current staff, committee members and society officers.

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  2. [해외논문]   IEEE Transactions on Electron Devices information for authors   SCI SCIE


    IEEE transactions on electron devices v.64 no.2 ,pp. C3 - C3 , 2017 , 0018-9383 ,

    초록

    These instructions give guidelines for preparing papers for this publication. Presents information for authors publishing in this journal.

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  3. [해외논문]   Blank page   SCI SCIE


    IEEE transactions on electron devices v.64 no.2 ,pp. C4 - C4 , 2017 , 0018-9383 ,

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  4. [해외논문]   Table of contents   SCI SCIE


    IEEE transactions on electron devices v.64 no.2 ,pp. C1 - 338 , 2017 , 0018-9383 ,

    초록

    Presents the table of contents for this issue of the publication.

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  5. [해외논문]   Performance and Variations Induced by Single Interface Trap of Nanowire FETs at 7-nm Node   SCI SCIE

    Yoon, Jun-Sik (Department of Creative IT Engineering and Future IT Innovation Laboratory, Pohang University of Science and Technology, Pohang, South Korea ) , Kim, Kihyun (Department of Creative IT Engineering and Future IT Innovation Laboratory, Pohang University of Science and Technology, Pohang, South Korea) , Rim, Taiuk , Baek, Chang-Ki
    IEEE transactions on electron devices v.64 no.2 ,pp. 339 - 345 , 2017 , 0018-9383 ,

    초록

    DC/AC performance and the variations due to single interface trap of the nanowire (NW) FETs were investigated in the 7-nm technology node using fully calibrated TCAD simulation. Shorter junction gradient and greater diameter reducedRC delay without short channel degradations. Spacer with smaller dielectric constants decreased parasitic and gate capacitances with a slight decrease of ON-state currents, thus minimizing RC delay. Interface traps for the variability analysis were P-b0, P-b1, and fixed oxide charges at the Si/SiO2 interface. P-b0 negligibly affected dc variationsbutP(b1) at the drain underlap regions increased gate-induced drain leakage currents, which induced greater OFF-state current variations. Fixed oxide charges, especially at the middle of the channel regions, shifted drain currents toward left by bending the energy band downward locally near the single interface trap. To maximize the performance as well as to minimize the variations induced by the interface traps, careful surface treatment for the drain underlap regions and adaptation of vertical NW structure are needed while maintaining fine short channel characteristics.

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  6. [해외논문]   Laser Spike Annealing for Shallow Junctions in Ge CMOS   SCI SCIE

    Hsu, William (Department of Electrical and Computer Engineering, Microelectronics Research Center, The University of Texas at Austin, Austin, TX, USA ) , Wen, Feng (Ultratech Inc., San Jose, CA, USA ) , Wang, Xiaoru (Ultratech Inc., San Jose, CA, USA ) , Wang, Yun (Texas Materials Institute, The University of Texas at Austin, Austin, TX, USA ) , Dolocan, Andrei (Department of Electrical and Computer Engineering, Microelectronics Research Center, The University of Texas at Austin, Austin, TX, USA ) , Roy, Anupam (Department of Electrical and Computer Engineering, Microelectronics Research Center, The University of Texas at Austin, Austin, TX, USA ) , Kim, Taegon (Department of Electrical and Computer Engineering, Microelectronics Research Center, The University of Texas at Austin, Austin, TX, USA ) , Tutuc, Emanuel (Department of Electrical and Computer Engineering, Microelectronics Research Center, The University of Texas at Austin, Austin, TX, USA) , Banerjee, Sanjay K.
    IEEE transactions on electron devices v.64 no.2 ,pp. 346 - 352 , 2017 , 0018-9383 ,

    초록

    An annealing method capable of forming highly activated shallow junctions in Ge CMOS is still lacking. For the first time, nonmelt submillisecond laser spike annealing (LSA) is demonstrated to achieve high activation level, excellent diffusion control, and resulting low contact resistivity for both n-type and p-type Ge junctions when using P and B as the dopants, respectively. The thermal stability of the junctions activated by LSA is investigated. In addition, our results on Ge junctions and contacts are benchmarked systematically against published results using sheet resistance-junction depth ( ${R}_{s}-{X}_{{\!{j}}}$ ) plots and contact resistivity-dopant concentration ( $\rho _{c}-{N}$ ) plots.

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  7. [해외논문]   Monolithic Integration of InAs Quantum-Well n-MOSFETs and Ultrathin Body Ge p-MOSFETs on a Si Substrate   SCI SCIE

    Yadav, Sachin (School of Electrical and Electronic Engineering, Nanyang Technological University (NTU), Singapore ) , Tan, Kian Hua (Department of Electrical and Computer Engineering (ECE), National University of Singapore (NUS), Singapore ) , Kumar, Annie (National University of Singapore (NUS), Singapore ) , Goh, Kian Hui (Department of Electrical and Computer Engineering (ECE), National University of Singapore (NUS), Singapore ) , Liang, Gengchiau (School of Electrical and Electronic Engineering, Nanyang Technological University (NTU), Singapore) , Yoon, Soon-Fatt , Gong, Xiao , Yeo, Yee-Chia
    IEEE transactions on electron devices v.64 no.2 ,pp. 353 - 360 , 2017 , 0018-9383 ,

    초록

    Integration of In x Ga 1– x As n-MOSFETs and Si y Ge 1– y p-MOSFETs could be a key to realize future low-power and high-speed logic circuits. In this paper, monolithic integration of InAs n-MOSFETs and Ge p-MOSFETs on a Si substrate is reported. To address the challenge of integrating materials with large lattice mismatch (InAs and Ge on Si substrate), a sub-120-nm GaSb-on-GaAs buffer on a germanium-on-insulator (GeOI) starting substrate is employed. The strain resulting from the 7.78% lattice mismatch between the GaSb and GaAs layers is mainly relaxed via interfacial misfits at the GaSb/GaAs interface, enabling significant reduction in the buffer thickness. For device fabrication, a self-aligned gate last process flow with Si-CMOS-compatible modules is used. To realize raised source-drain device architecture, a combination of dry and digital etch processes is developed to etch InAs and Ge cap layers. Devices with channel thicknesses less than 5 nm and channel lengths less than 200 nm are realized for both n- and p-MOSFETs, with promising electrical characteristics.

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  8. [해외논문]   A Deterministic and Self-Consistent Solver for the Coupled Carrier-Phonon System in SiGe HBTs   SCI SCIE

    Kamrani, Hamed (Institute of Electromagnetic Theory, RWTH Aachen University, Aachen, Germany ) , Jabs, Dominic (Department of Electrical Engineering and Information Technology, University Federico II, Naples, Italy ) , d'Alessandro, Vincenzo (Department of Electrical Engineering and Information Technology, University Federico II, Naples, Italy ) , Rinaldi, Niccol (Infineon Technologies AG, Neubiberg, Germany ) , Aufinger, Klaus (Institute of Electromagnetic Theory, RWTH Aachen University, Aachen, Germany) , Jungemann, Christoph
    IEEE transactions on electron devices v.64 no.2 ,pp. 361 - 367 , 2017 , 0018-9383 ,

    초록

    A stationary deterministic solver based on a spherical harmonics expansion of the Boltzmann transport equations for electrons, holes, and phonons is presented to study self-heating in ultrascaled bipolar transistors. With the electrothermal device simulator, a state-of-the-art toward-terahertz SiGe heterojunction bipolar transistor is analyzed and the simulation results are verified against experimental data. To investigate nonequilibrium effects for the carrier-phonon system, the impact of hot longitudinal optical phonons on steady-state carrier transport is discussed. Furthermore, the self-consistent and deterministic solution of the coupled set of equations allows to extract the junction temperature by making use of a method based on the simulated DC characteristics. The resultant junction temperature is compared with the value obtained from the temperature profile within the nanoscale device. Good agreement is obtained for the average temperature in the base–emitter junction verifying the analytical approach used to extract the thermal resistance of the device by experiments.

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  9. [해외논문]   3-D Analytical Modeling of Dual-Material Triple-Gate Silicon-on-Nothing MOSFET   SCI SCIE

    Banerjee, Pritha , Sarkar, Subir Kumar
    IEEE transactions on electron devices v.64 no.2 ,pp. 368 - 375 , 2017 , 0018-9383 ,

    초록

    A 3-D analytical model of a new structure, namely, dual-material triple-gate silicon-on-nothing MOSFET is proposed in this paper. 3-D Poisson’s equation with proper boundary conditions was solved to obtain the surface potential variation of the structure considering the popular parabolic potential approximation, and the threshold voltage and electric field were calculated for the model. The proposed model’s immunity to the various short-channel effects, such as threshold voltage roll-off, Drain-Induced Barrier Lowering (DIBL), and subthreshold swing, are also examined, and the impact of the various device parameters on the performance of the device is studied. The 3-D simulated results obtained using ATLAS, a device simulator from Silvaco, validate the analytical results obtained for this structure.

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  10. [해외논문]   Anomalous Transconductance in Long Channel Halo Implanted MOSFETs: Analysis and Modeling   SCI SCIE

    Agarwal, Harshit (Department of Electrical Engineering, Nanolab, IIT Kanpur, Kanpur, India ) , Gupta, Chetan (SPICE Modeling Laboratory, Texas Instruments, Dallas, TX, USA ) , Dey, Sagnik (Department of Electrical Engineering and Computer Science, University of California at Berkeley, Berkeley, CA, USA ) , Khandelwal, Sourabh (Department of Electrical Engineering and Computer Science, University of California at Berkeley, Berkeley, CA, USA) , Hu, Chenming , Chauhan, Yogesh Singh
    IEEE transactions on electron devices v.64 no.2 ,pp. 376 - 383 , 2017 , 0018-9383 ,

    초록

    In this paper, we report anomalous behavior of transconductance ( ${g}_{m}$ ) in halo implanted MOSFET for linear and saturation regions across both gate and body biases. The ${g}_{m}$ characteristics undergo sharp change of slope in saturation which cannot be modeled by conventional compact models. The cause of such behavior is identified and explained using the TCAD simulations of source side halo, drain side halo (DH), both side halos, and uniformly doped transistors. An analytical model, based on the equivalent conductance of the halo device, is developed to understand the ${g}_{m}$ behavior. It is shown that the commonly used approach where only the DH region is considered in saturation, is insufficient to model the atypical ${g}_{m}$ behavior. The effect of oxide thickness ( ${T}_{\text {ox}}$ ) variation on ${g}_{m}$ is also studied, which demonstrates a deviation from the conventional $g_{m}$ behavior for halo implanted devices with thicker ${T}_{\text {ox}}$ . A computationally efficient SPICE model is proposed to model ${g}_{m}$ characteristics which shows excellent matching with the measured data.

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