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電子工學會論文誌. Journal of the Korean Institute of Telem... 10건

  1. [국내논문]   루프의 중첩을 이용한 저전력 상위 수준 합성  

    김대홍 (서울대학교 전기공학부 ) , 최기영 (서울대학교 전기공학부)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 1 - 10 , 1997 , 1226-5853 ,

    초록

    By considering low power design at higher levels of abstraction rather than at lower levels of abstraction, we can apply various transformation techniques to a system design with wider view and obtain much more effective power reduction with less cost and effort. In this paper, a transformation technique, called power - conscious loop folding is proposed for high level synthesis of a low power system.Our work is focused on reducing the power consumed by functional units in adata path dominated circuit through the decrease of switching activity. Te transformation algorithm has been implemented and integrated into HYPER, a high level synthesis system for experiments. In our experiments, we could achieve a pwoer reduction of up to 50% for data path dominated circuits.

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    Fig. 1 이미지
  2. [국내논문]   CMOS 인버터의 지연 시간 모델  

    김동욱 (광운대학교 전자재료공학과 ) , 최태용 (삼성전자반도체 SYSTEMLSI본부 MICOM2 팀 ) , 정병권 (광운대학교 전자재료공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 11 - 21 , 1997 , 1226-5853 ,

    초록

    The delay models for CMOS invertr presented so far predicted the delay time quite accurately whens input transition-time is very small. But the problem that the accuracy is inclined to decrease becomes apparent as input transition tiem increases. In this paper, a delay model for CMOS inverter is presented, which accuractely predicts the delay time even though input transition-time increases. To inverter must be included in modeling process because the main reason of inaccuracy as input transition tiem is the leakage current through the complementary MOS. For efficient modeling, this paper first models the MOSes with simple I-V charcteristic, with which both the pMOS and the nMOS are considered easily in calculating the inverter delay times. This resulting model needs few parameters and re-models each MOS effectively and simply evaluates output voltage to predict delay time, delay values obtained from this effectively and simply evaluates output voltage to predict delay time, delay values obtained from this model have been found to be within about 5% error rate of the SPICE results. The calculation time to predict the delay time with the model from this paper has the speed of more than 70times as fast as to the SPICE.

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  3. [국내논문]   곱셈기가 없는 효율적인 가변탭 FIR 필터 칩 설계  

    윤성현 (아주대학교 공과대학 전기전자공학부 ) , 선우명훈 (아주대학교 공과대학 전기전자공학부)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 22 - 27 , 1997 , 1226-5853 ,

    초록

    This paper propose a novel VLSI architecture for a multiplierless FIR filter chip providing variable-length taps. To change the number of taps, we propose two special features called a data-reuse structure and a recurrent-coefficient scheme. These features consist of several MUXs and registers and reduce the number of gates over 20% compared with existing chips using an address generation unit and a modulo unit. Since multipliers occupy large VLSI area, a multiplierless filter chip meeting real-time requirement can save large area. We propose a modified bit-serial multiplication algorithm to compute two partial products in parallel, and thus, the proposed filter is twice faster and has smaller hardware than previous multiplierless filters. We developed VHDL models and performed logic synthesis using the 0.8.mu.m SOG (sea-of-gate) cell library. The chip has only 9,507 gates, was fabricated, and is running at 77MHz.

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  4. [국내논문]   높은 선형성을 가진 3 V 10b 영상 신호 처리용 CMOS D/A 변환기 설계   피인용횟수: 2

    이성훈 (서강대학교 전자공학과 ) , 전병렬 (서강대학교 전자공학과 ) , 윤상원 (서강대학교 전자공학과 ) , 이승훈 (서강대학교 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 28 - 36 , 1997 , 1226-5853 ,

    초록

    In this work, a highly linear video-speed CMOS current-mode digital-to-analog converter (DAC) is proposed. A newswitching scheme for the current cell matrix of the DAC simultaneously reduces graded and symmetrical errors to improve integral nonlinearities (INL). The proposed DAC is designed to operate at any supply voltage between 3V and 5V, and minimizes the glitch energy of analog outputs with degliching circuits developed in this work. The prototype dAC was implemented in a LG 0.8um n-well single-poly double-metal CMOS technology. Experimental results show that the differential and integral nonlinearities are less than .+-. LSB and .+-.0.8LSB respectively. The DAC dissipates 75mW at a 3V single power supply and occupies a chip area of 2.4 mm * 2.9mm.

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  5. [국내논문]   저전압용 CMOS 연산 증폭기를 위한 전력 최소화 기법 및 그 응용  

    장동영 (서강대학교 전자공학과 ) , 이용미 (서강대학교 전자공학과 ) , 이승훈 (서강대학교 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 37 - 43 , 1997 , 1226-5853 ,

    초록

    In this paper, an analog-domain powr-reduction technique for a low-voltage CMOS operational amplifier and its application to clock-based VLSI systems are proposed. The proposed technique cuts off the bias current of the op amp during a half cycle of the clock in the sleeping mode and resumes the curent supply sequentially during the remaining cycle of the clock in the normal operating mode. The proposed sequential sbiasing technique reduces about 50% of the op amp power and improves the circuit performance through high phase margin and stable settling behavior of the output voltage. The power-reduction technique is applied to a sample-and-hold amplifier which is one of the critical circuit blocks used in the front-end stage of analog and/or digital integrated systems. The SHA was simulated and analyzed in a 0.8.mu.m n-well double-poly double-metal CMOS technology.

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  6. [국내논문]   SPAX 병렬 컴퓨터에서의 온라인 무간섭 네트워크 성능 감시기  

    이승구
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 44 - 50 , 1997 , 1226-5853 ,

    초록

    This paper describes the design and test of an on-line non-invasive network performance monitor (hardware portion) for the SPAX parallel computer. The SPAX parallel computer supports up to 256 intel P6 processors with 4 P6 processors constituting a processign node. The nodes are interconnected with a dual two-level crossbar network calle dXcent-net. Since the performance of the SPAX parallel computer is highly dependent on the proper and efficient operation of the network, an on-line non-invasive network performance monitor (with hardware components) has been developed to aid in the monitoring and tunign of the Xcent-net. Successful testing of a prototype node monitor board and PC interface system shows that our monitor design provides a low-cost practical solution to this problem.

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  7. [국내논문]   CMOS 공정을 이용한 15MHz, 2.6mW, 6차 대역통과 Gm-C 필터   피인용횟수: 1

    유창식 (서울대학교 전기공학부 집적시스템연구실 ) , 정기욱 (서울대학교 전기공학부 집적시스템연구실 ) , 김원찬 (서울대학교 전기공학부 집적시스템연구실)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 51 - 57 , 1997 , 1226-5853 ,

    초록

    Low-voltage, low-power gm-C filter utilizing newly dveloped operational transconductance amplifier (OTA) is described in this paper. The OTA has only two MOS transistors in saturation region between $V_{DD}$ and GND, and thus low voltage operation is possible. To improve the linearity, the OTA is made differential. Common mode feedback, essential in differential circuit, requires no additional implemented in $0.8\mu\textrm{m}$ CMOS process, and the center frequency can be controlled from 15MHz with 3.0V single power supply.

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  8. [국내논문]   8비트 저전력 고속 전류구동 폴딩.인터폴레이션 CMOS A/D 변환기 설계  

    김경민 (LG반도체㈜기술연구소 ) , 윤황섭 (인하대학교 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 58 - 70 , 1997 , 1226-5853 ,

    초록

    In this paper, an 8bit CMOS low power, high-speed current-mode folding and interpolation A/D converter is designed with te LG semicon $0.8\mu\textrm{m}$ N-well single-poly/double-metal CMOS process to be integrated into a portable image signal processing system such as a digital camcoder. For good linearity and low power consumption, folding amplifiers and for high speed performance of the A/D converter, analog circuitries including folding block, current-mode interpolation circuit and current comparator are designed as a differential-mode. The fabricated 8 bit A/D converter occupies the active chip area of TEX>$2.2mm \times 1.6mm$ and shows DNL of $\pm0.2LSB$ , INL of $\pm0.5LSB$ , conversion rate of 40M samples/s, and the measured maximum power dissipation of 33.6mW at single +5V supply voltage.

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  9. [국내논문]   시계열 예측을 위한 1, 2차 미분 감소 기능의 적응 학습 알고리즘을 갖는 신경회로망  

    정수영 (한국과학기술원 전기 및 전자공학과 ) , 이민호 (한국해양대학교 전기공학과 ) , 이수영 (한국과학기술원 전기 및 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 71 - 78 , 1997 , 1226-5853 ,

    초록

    In this paper, a new neural network training algorithm will be devised for function approximator with good generalization characteristics and tested with the time series prediction problem using santaFe competition data sets. To enhance the generalization ability a constraint term of hidden neuraon activations is added to the conventional output error, which gives the curvature smoothing characteristics to multi-layer neural networks. A hybrid learning algorithm of the error-back propagation and Hebbian learning algorithm with weight decay constraint will be naturally developed by the steepest decent algorithm minimizing the proposed cost function without much increase of computational requriements.

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  10. [국내논문]   퍼지 규칙 생성에 의한 교환 시스템의 과부하 상태 검출  

    주성순 (한국전자통신연구원 ) , 이정훈 (한양대학교 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.6 ,pp. 79 - 88 , 1997 , 1226-5853 ,

    초록

    New technologies, systems, and services in telecommunication have increased the need for an efficient and robust control mechanism to protect switching systems from overload. To achieve proper control, it is necessary to find a set of parameters that can describe the system. However, it is difficult to find types of data that can form a suitable basis for control. In this paper, we categorize the load status of a switching system into three classes (i.e., normal state, pre-overload state, and overload state) and formulate the overload detection as a classification problem. We find the relationships between the load classes and a set of monitored switching system parameters by applying a fuzzy rule-generation method. The rules are automatically generated from training data. Simulation results involving a switching system is given.

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