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電子工學會論文誌. Journal of the Korean Institute of Telem... 9건

  1. [국내논문]   직접 확산 통신을 위한 기저 대역 MODEM의 VLSI 구현  

    김건 ((주)팬택 ) , 조중휘 (인천대학교 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 1 - 7 , 1997 , 1226-5853 ,

    초록

    In tis paper, w eproposed a modeling for direct-sequence spread communication base band modem in RT-level VHDL and implemented in a one-chip VLSI and tested. The transmitter modulates with DQPSK modulation method and spreads a modulated signal with 32-bit PN code into 1.152MHz. The receiver de-spreads a signal using 32-tap matched filter and recovers with DQPSK demodulation method. The digital frequency synthesizer generates the sine signal and the cosine signal of 2.304MHz with ROM tables in the size of 7 $\^$ */256 and 6 $\^$ */256, respectively. The implemented VLSI has been verified a BER with 10 $\^$ -4/ at E $\_$ b//N $\_$ o/ of 13dB with a SPW fixed design model and fabricated in the 0.8.mu.m KG6423 gate array with a VHDL model.

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    Fig. 1 이미지
  2. [국내논문]   초 고집적 메모리의 효율적인 테스트를 위한 BIST 회로와 BICS의 설계  

    김대익 (전북대학교 전기전자회로합성연구소 ) , 전병실 (전북대학교 전기전자제어공학부)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 8 - 21 , 1997 , 1226-5853 ,

    초록

    In this paper, we consider resistive shorts on gate-source, gate-drain, and drain-source as well as opens in MOS FETs included in typical memory cell of VLSI SRAM and analyze behavior of memory by using PSPICE simulation. Using conventional fault models and this behavioral analysis, we propose linear testing algorithm of complexity O(N) which can be applied to both functional testing and IDDQ (quiescent power supply current) testing simultaneously to improve functionality and reliability of memory. Finally, we implement BIST (built-in self tsst) circuit and BICS(built-in current sensor), which are embedded on memory chip, to carry out functional testing efficiently and to detect various defects at high-speed respectively.

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    Fig. 1 이미지
  3. [국내논문]   새로운 수리형태학 필터 VLSI 구조 설계  

    웅수환 (아주대학교 공과대학 전기전자공학부 ) , 선우명훈 (아주대학교 공과대학 전기전자공학부)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 22 - 38 , 1997 , 1226-5853 ,

    초록

    This paper proposes a new VLSI architecture for morphological filters and presents its chip design and implementation. The proposed architecture can significantly reduce hardware costs compared with existing architecture by using a feedback loop path to reuse partial results and a decoder/encoder pair to detect maximum/minimum values. In addition, the proposed architecture requires one common architecture for both diltion and erosion and fewer number of operations. Moreover, it can be easily extended for larger size morphologica operations. We developed VHDL (VHSIC hardware description language) models, performed logic synthesis using the SYNOPSYS CAD tool. We used the SOG (sea-of-gate) cell library and implemented the actual chip. The total number of gates is only 2,667 and the clock frequency is 30 MHz that meets real-time image processing requirements.

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  4. [국내논문]   빠른 무해 인식에 의한 효율적인 테스트 패턴 생성  

    조상윤 (LG반도체 MP Center ) , 강성호 (연세대학교 전기공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 39 - 48 , 1997 , 1226-5853 ,

    초록

    The fast redundancy identification is required to perform an efficient test pattern genration. Due to the reconvergent fanouts which make the dependency among objectives and the fault propagation blocking, there may exist redundnat faults in the cirucit. This paper presents the isomorphism identification and the pseudo dominator algorithms which are useful to identify redundant faults in combinational circuits. The isomorphism identification algorithm determines whether mandatory objectives required for fault detection cannot be simultaneously satisfied from primary input assignments or not using binary decision diagrma. The pseudo dominator algorithm determines whether faults propagation is possible or not by considering all paths at a given fanout node. Several experiments using ISCAS 85 benchmark circuits demonstrate the efficiency and practicability of the algorithms.

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  5. [국내논문]   IDDQ 테스팅을 위한 내장형 전류 감지 회로 설계  

    김정범 (현대전자산업주식회사 시스템 IC 연구소 DT개발실 ) , 홍성제 (포항공과대학교 전자계산학과 ) , 김종 (포항공과대학교 전자계산학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 49 - 63 , 1997 , 1226-5853 ,

    초록

    This paper presents a current sensor that detects defects in CMOS integrated circuits using the current testing technique. The current sensor is built in a CMOS integrated circuit to test an abnormal current. The proposed circuit has a very small impact on the performance of the circuit under test during the normal mode. In the testing mode, the proposed circuit detects the abnormal current caused by permanent manufacturing defects and determines whether the circuit under test is defect-free or not. The proposed current sensor is simple and requires no external voltage and current sources. Hence, the circuit has less area and performance degradation, and is more efficient than any previous works. The validity and effectiveness are verified through the HSPICE simulation on circuits with defects.

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  6. [국내논문]   진화 연산을 이용한 기준 전압 회로의 파라미터 최적화  

    남동경 (한국과학기술원 전기 및 전자공학과 ) , 박래정 (한국과학기술원 전기 및 전자공학과 ) , 서윤덕 (한국과학기술원 전기 및 전자공학과 ) , 박철훈 (한국과학기술원 전기 및 전자공학과 ) , 김범섭 (한국과학기술원 전기 및 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 64 - 70 , 1997 , 1226-5853 ,

    초록

    This paper presents a parameter optimization method using evolutionary programming in voltage reference circuit because the designer must select appropriate parameter values of the circuit taking into consideration both powr voltage and temperature variation. In this paper, evolutionary programming is suggested as an approach for finding good parameters with which the reference voltage variation is small with respect to temperature variation. Simulation results. Simulation results show that this method is effective in circuit design.

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  7. [국내논문]   LPC-CEPSTRUM 추출을 위한 전용 프로세서의 설계  

    황인철 (고려대학교 전기,전자,전파공학부 ) , 김성남 (고려대학교 전기,전자,전파공학부 ) , 김영우 (고려대학교 전기,전자,전파공학부 ) , 김태근 (현대전자 System IC Lab. ) , 김수원 (고려대학교 전기,전자,전파공학부)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 71 - 78 , 1997 , 1226-5853 ,

    초록

    An LPC cepstrum processor for speech recognition is implemented on CMOS array process. The designed processor contains a 24-bit floating-point MAC unit to perform the correlation quickly, which occupies the majority of operations used in the algorithm, and has 22 register files to store temporary variables. For the purpose of fast operations, the floating-point MAC consists of a 3-stage pipeline and the new post-normalization shceme is proposed and applied to it. Experimental result shows that it takes approximately 266.mu.s to process 200 samples/frame at 15 MHz clock rate. This processor runs at the maximum rate of 16.6 MHz and the number of gates are 27,760.

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  8. [국내논문]   계층적 속성 랜덤 그래프의 정의 및 이를 이용한 여러 응용들의 소개  

    성동수
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 79 - 87 , 1997 , 1226-5853 ,

    초록

    For the representation of a complex object, the object is decomposed into several parts, and it is described by these decomposed parts and their relations. In genral, the parts can be the primitive elements that can not be decomposed further, or can be decomposed into their subparts. Therefore, the hierarchical description method is very natural and it si represented by a hierarchical attributed graph whose vertieces represent either primitive elements or graphs. This graphs also have verties which contain primitive elements or graphs. When some uncertainty exists in the hierarchical description of a complex object either due to noise or minor deformation, a probabilistic description of the object ensemble is necessary. For this purpose, in this paper, we formally define the hierarchical attributed random graph which is extention of the hierarchical random graph, and erive the equations for the entropy calculation of the hierarchical attributed random graph, and derive the equations for the entropy calculation of the hierarchical attributed random graph. Finally, we propose the application areas to use these concepts.

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  9. [국내논문]   신경망 및 퍼지규칙을 이용한 최적 교통신호주기 알고리즘   피인용횟수: 1

    홍용식 (상진대학교 전산학과 ) , 박종국 (경희대학교 전자공학과)
    電子工學會論文誌. Journal of the Korean Institute of Telematics and Electronics. C v.34C no.8 ,pp. 88 - 100 , 1997 , 1226-5853 ,

    초록

    This paper proposes a new concept for an optimal traffic signal cycle method which will reduce the average vehicle waiting time and improve average vehicle speed. Electro sensitive traffic system can extend the traffic cycle when there ar emany vehicles in the road or it can reduce the traffic consider vehicle length, so it can cause oveflow and reduce average vechicel waiting time at the intersection, we propose on optimal traffic cycle with fuzzy ruels and neural network. Computer simulation results prove that reducing the average vehicle waiting time which proposed considering passing vehicle's length for the optimal traffic cycle better than fixe dsignal method dosen't consider vehicle length.

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