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전기전자재료학회논문지 = Journal of the Korean institute of e... 14건

  1. [국내논문]   플래시 및 바이트 소거형 EEPROM을 위한 고집적 저전압 Scaled SONOS 비휘발성 기억소자   피인용횟수: 1

    김병철 (진주산업대학교 전자공학과 ) , 서광열 (광운대학교 반도체 및 신소재공학과)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 831 - 837 , 2002 , 1226-7945 ,

    초록

    Scaled SONOS transistors have been fabricated by 0.35 $\mu\textrm{m}$ CMOS standard logic process. The thickness of stacked ONO(blocking oxide, memory nitride, tunnel oxide) gate insulators measured by TEM are 2.5 nm, 4.0 nm and 2.4 nm, respectively. The SONOS memories have shown low programming voltages of ${\pm}$ 8.5 V and long-term retention of 10-year Even after 2 ${\times}$ 10 $\^$ 5/ program/erase cycles, the leakage current of unselected transistor in the erased state was low enough that there was no error in read operation and we could distinguish the programmed state from the erased states precisely The tight distribution of the threshold voltages in the programmed and the erased states could remove complex verifying process caused by over-erase in floating gate flash memory, which is one of the main advantages of the charge-trap type devices. A single power supply operation of 3 V and a high endurance of 1 ${\times}$ 10 $\^$ 6/ cycles can be realized by the programming method for a flash-erased type EEPROM.

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  2. [국내논문]   기계화학적 연마를 이용한 트렌치 구조의 산화막 평탄화   피인용횟수: 3

    김철복 (동성 A&T부설연구소 ) , 김상용 (아남반도체 FAB사업부 ) , 서용진 (대불대학교 전기공학과)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 838 - 843 , 2002 , 1226-7945 ,

    초록

    Chemical mechanical polishing(CMP) process has been widely used to planarize dielectric layers, which can be applied to the integrated circuits for deep sub-micron technology. The reverse moat etch process has been used for the shallow trench isolation(STI)-chemical mechanical polishing(CMP) process with conventional low selectivity slurries. Thus, the process became more complex, and the defects were seriously increased. In this paper, we studied the direct STI-CMP process without reverse moat etch step using high selectivity slurry(HSS). As our experimental results show, it was possible to achieve a global planarization without the complicated reverse moat process, the STI-CMP process could be dramatically simplified, and the defect level was reduced. Therefore the throughput, yield, and stability in the ULSI semiconductor device fabrication could be greatly improved.

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  3. [국내논문]   다양한 기울기를 갖는 TEOS 필드 산화막의 경사식각  

    김상기 (한국전자통신연구부 집적회로연구부 ) , 박일용 (한국전자통신연구부 집적회로연구부 ) , 구진근 (한국전자통신연구부 집적회로연구부 ) , 김종대 (한국전자통신연구부 집적회로연구부)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 844 - 850 , 2002 , 1226-7945 ,

    초록

    Linearly graded profiles on the field area oxide are frequently used in power integrated circuits to reduce the surface electric field when power devices are operated in forward or reverse blocking modes. It is shown here that tapered windows can be made using the difference of etch rates between the bottom and the top layer of TEOS film. Annealed TEOS films are etched at a lower rate than the TEOS film without annealing Process. The fast etching layer results in window walls having slopes in the range of 25 $^{\circ}$ ∼ 80 $^{\circ}$ with respect to the wafer surface. Taper etching technique by annealing the TEOS film applies to high voltage LDMOS, which is compatible with CMOS process, due to the minimum changes in both of design rules and thermal budget.

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  4. [국내논문]   실리카 슬러리의 희석과 연마제의 첨가가 CMP 특성에 미치는 영향   피인용횟수: 5

    박창준 (대불대학교 전기공학과 ) , 김상용 (아남반도체 FAB사업부 ) , 서용진 (대불대학교 전기공학과)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 851 - 857 , 2002 , 1226-7945 ,

    초록

    CMP(chemical mechanical polishing) process has been attracted as an essential technology of multi~level interconnection. However, the COO(cost of ownership) is very high, because of high consumable cost. Especially, among the consumables, slurry dominates more than 40%. So, we focused how to reduce the consumption of raw slurry In this paper, we presented the pH changes of diluted slurry and pH control as a function of KOH contents. Also, the removal rates of slurry with different dilution ratio were investigated. Finally, the CMP characteristics were discussed as a function of silica (SiO $_2$ ) abrasive contents.

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  5. [국내논문]   PZT 세라믹스에 있어서 길이진동모드의 경시변화  

    이개명 (제주대학교 전기공학과 ) , 김병효 (제주대학교 전기공학과 ) , 황충구 (제주대학교 전기공학과 ) , 강찬호 (제주대학교 전기공학과 ) , 현덕수 (한국전력공사 인천지사)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 858 - 864 , 2002 , 1226-7945 ,

    초록

    Aging stabilities of the operating frequency of piezoelectric devices such as filter, oscillator and discriminator are very important. In this study it was studied aging stabilities of the length-extensional vibration mode of Pb(Zr $\^$ y/O $_3$ + x[wt%]Cr $_2$ Co $_3$ ceramics. PZT ceramics in morphotropic phase boundary have higher aging rates of k $\_$ 31/ and resonance frequency than those in tetragonal phase or rhombohedral phase. Thermal aging moves the composition with maximum aging rate to Zr-rich side in Cr $_2$ O $_3$ not added PZT system. In the PZT system, aging rates of k $\_$ 31/ and resonance frequency for first 30 days are bigger than those for the following 90 days. Thermal aging decrease those for first 30 days. Aging rate of resonance frequency of the ceramics with x=0.1, y=0.53 and x=0.3, y=0.53 increased by thermal aging.

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  6. [국내논문]   Ru/RuO2전극에 성장한 PZT 박막의 특성에 관한 연구  

    강현일 (성균관대학교 정보통신공학부 ) , 최장현 (성균관대학교 정보통신공학부 ) , 박영 (성균관대학교 정보통신공학부 ) , 송준태 (성균관대학교 정보통신공학부)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 865 - 869 , 2002 , 1226-7945 ,

    초록

    The structural and electrical properties of PZT (lead zirconate titante) thin films grown on Pt (platinum) and Ru/Ru $O_2$ (ruthenium/ruthenium oxide) electrodes were investigated. Thin films of PZT were deposited on a variety of electrodes using the rf-magnetron sputtering process. PZT films exhibited polycrystalline structure with strong PZT (100) plane and weak (211) plane for an optimizied Pt electrode and (100), (101), (111), (200), (210), (211) planes for Ru/Ru $O_2$ . Switching polarization versus fatigue characteristic of Pt/Ti electrodes showed 20% degradation up to 1 $\times$ 10 $_{9}$ cycles. No significant fatigue was observed in the films on Ru/Ru $O_2$ electrodes up to Ix109 test cycles. The results show that the new Ru/Ru $O_2$ bottom electrodes are expected to reduce the degradation of ferroelectric fatigue.

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  7. [국내논문]   BZCT 세라믹의 마이크로파 특성에 관한 연구  

    이문기 (광운대학교 전자재료공학과 ) , 최의선 (광운대학교 전자재료공학과 ) , 류기원 (여주대학 전자과 ) , 이영희 (광운대학교 전자재료공학과)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 870 - 875 , 2002 , 1226-7945 ,

    초록

    Ba(Zn $_1$ -xCox)TaO $_3$ [BZCT] ceramics were Prepared by the conventional mixed oxide method. The ceramics were sintered at the temperature of 1450∼1550 $\^{C}$ for 5 hr in air. The crystal structure of BZCT ceramics was investigated by the XRD. The microstructure of the specimens were observed by SEM. The structural properties of BZCT specimens were investigated as a function of composition and sintering temperature. All BZCT ceramics sintered over 1550 $\^{C}$ were showed a polycrystalline complek perovskite structure without second phases and any unreacted materials. The density of BZCT (70/30) specimen sintered at 1550 $\^{C}$ was 6.31g/㎤. In the case of the BZCT(70/30) ceramics sintered at 1550 $\^{C}$ for 5 hours, dielectric constant, qualify factor and temperature coefficient of resonant frequency for microwave dielectrics application were a good value of 29, 16,468 at 10㎓ and -4.4 ppm/ $\^{C}$ , respectively.

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  8. [국내논문]   ZPCD계 바리스터 세라믹스의 전기적 특성에 Pr6O11/CoO 비의 영향   피인용횟수: 1

    남춘구 (동의대학교 전기공학과 ) , 김향숙 (동의대학교 전기공학과)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 876 - 882 , 2002 , 1226-7945 ,

    초록

    The microstructure and electrical characteristics of ZPCD (ZnO- $Pr_{6}O_{11}$ -CoO- $Dy_2O_3$ ) -based varistor ceramics were investigated with various $Pr_{6}O_{11}$ /CoO ratios and sintering temperatures. The density of varistor ceramics with $Pr_{6}O_{11}$ =1.0 was almos 1.0 was almost constant with sintering temperature, whereas it was increased noticeably in $Pr_{6}O_{11}$ =0.5. Increasi 0.5. Increasing $Pr_{6}O_{11}$ content enhanced the densification for any CoO content and the density was greatly affected not by CoO content but by $Pr_{6}O_{11}$ content. The varistor ceramics with $Pr_{6}O_{11}$ /CoO=0.5/l.0 exhibited a higher nonlinearity than any other composition ratios. In particular, the varistor ceramics sintered at $1350^{\circ}C$ exhibited the best electrical properties, with nonlinear exponent of 37.8, leakage current of 7.6 ${\mu}$ A, and tan $\delta$ of 0.059.

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  9. [국내논문]   CVD 절연막을 이용한 3C-SiC 기판의 초기직접접합에 관한 연구  

    정귀상 (동서대학교 정보시스템공학부 ) , 정연식 (동서대학교 정보시스템공학부 ;)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 883 - 888 , 2002 , 1226-7945 ,

    초록

    SiC direct bonding technology is very attractive for both SiCOI(SiC-on-insulator) electric devices and SiC-MEMS(micro electro mechanical system) fields because of its application possibility in harsh environments. This paper presents pre-bonding techniques with variation of HF pre-treatment conditions for SiC wafer direct bonding using PECVD(plasma enhanced chemical vapor deposition) oxide. The PECYD oxide was characterized by XPS(X-ray photoelectron spectrometer) and AFM(atomic force microscopy). The characteristics of the bonded sample were measured under different bonding conditions of HF concentration and an applied pressure. The bonding strength was evaluated by the tensile strength method. The bonded interface was analyzed by using SEM(scanning electron microscope). Components existed in the interlayer were analyzed by using FT-IR(fourier transform infrared spectroscopy). The bonding strength was varied with HF pre-treatment conditions before the pre-bonding in the range of 5.3 kgf/cm $^2$ to 15.5 kgf/cm $^2$ .

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  10. [국내논문]   수직형 Feed-through 갖는 RF-MEMS 소자의 웨이퍼 레벨 패키징   피인용횟수: 1

    박윤권 (한국과학기술연구원 마이크로시스템센터, 서울시립대학교 전자전기공학부 ) , 이덕중 (한국과학기술연구원 마이크로시스템센터 ) , 박흥우 (한국전자통신연구원 광통신소자연구부 ) , 김훈 (한국과학기술연구원 마이크로시스템센터 ) , 이윤희 (한국과학기술연구원 마이크로시스템센터 ) , 김철주 (서울시립대학교 전자전기공학부 ) , 주병권 (한국과학기술연구원 마이크로시스템센터)
    전기전자재료학회논문지 = Journal of the Korean institute of electronic material engineers v.15 no.10 ,pp. 889 - 895 , 2002 , 1226-7945 ,

    초록

    Wafer level packaging is gain mote momentum as a low cost, high performance solution for RF-MEMS devices. In this work, the flip-chip method was used for the wafer level packaging of RF-MEMS devices on the quartz substrate with low losses. For analyzing the EM (electromagnetic) characteristic of proposed packaging structure, we got the 3D structure simulation using FEM (finite element method). The electric field distribution of CPW and hole feed-through at 3 GHz were concentrated on the hole and the CPW. The reflection loss of the package was totally below 23 dB and the insertion loss that presents the signal transmission characteristic is above 0.06 dB. The 4-inch Pyrex glass was used as a package substrate and it was punched with air-blast with 250 ${\mu}{\textrm}{m}$ diameter holes. We made the vortical feed-throughs to reduce the electric path length and parasitic parameters. The vias were filled with plating gold. The package substrate was bonded with the silicon substrate with the B-stage epoxy. The loss of the overall package structure was tested with a network analyzer and was within 0.05 dB. This structure can be used for wafer level packaging of not only the RF-MEMS devices but also the MEMS devices.

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