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電子工學會論文誌. Journal of the Institute of Electronics ... 11건

  1. [국내논문]   TFT-LCD 드라이버를 위한 8-bit 230MSPS Analog Flat Panel InterFACE의 설계  

    윤성욱 (삼성탈레스 기술개발팀 ) , 임현식 (동국대학교 반도체과학과 ) , 송민규 (동국대학교 반도체과학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 1 - 6 , 2002 , 1229-6368 ,

    초록

    본 논문에서는 UXGA(Ultra extended Graphics Array)급 TFT LCD Driver를 지원하는 Analog Flat Panel Interface(AFPI)용 Module을 설계하였다. 제안하는 AFPI는 8-b ADC, 자동이득 제어기(AGC), 저잡음 PLL로 구성 되어있다. 8-b ADC는 고속동작과 저전력 기능을 위한 새로운 구조로서 FR(Folding Rate)이 8, NFB(Number of Folding Block)이 2, Interpolation rate이 16이며, 분산 Track and Hold구조를 사용하여 Sampling시 입력주파수를 낮추어 높은 SNDR을 얻을 수 있었다. 또한 Gain과 Clamp을 통제 할 수 있는 Programmable한 AGC, 낮은 Jitter Noise PLL을 설계하였다. 제안된 Module은 0.2㎛, 1-Poly 5-Metal, n-well CMOS공정을 사용하여 제작되었으며, 유효 칩 면적은 3.6mm × 3.2mm이고 602㎽의 전력소모를 나타내었다. 입력 주파수는 10㎒, 샘플링 주파수 200㎒에서의 INL과 DNL은 ±1LSB 이내로 측정되었으며, SNDR은 43㏈로 측정되었다.

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    Fig. 1 이미지
  2. [국내논문]   실시간 JPEG 입력 버퍼 아키텍처  

    임민중 (동국대학교 정보통신공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 7 - 13 , 2002 , 1229-6368 ,

    초록

    USB 카메라를 이용하여 PC 화상 회의를 할 때 image sensor에서 읽어드린 동화상을 USB를 통해서 PC로 전송하게 되는데 이 때 USB의 전송 속도의 제한 때문에 동화상의 압축이 필요하다. 동화상의 압축을 위해서는 많은 양의 메모리가 필요하므로 외부 메모리를 사용하는 것이 일반적이다. 동화상 압축 알고리즘은 여러 가지가 있지만 JPEG을 사용할 경우 동화상 프레임을 모두 저장할 필요는 없으며, JPEG 압축 엔진으로 일정한 속도로 들어오는 데이터와, JPEG에서 사용되는 데이터의, 순서의 불일치를 해결해주는JPEG 입력 버퍼만이 필요하다. JPEG 입력 버퍼는 읽고 쓰는 순서가 차이가 많이 나므로 double buffering을 사용하는 것이 일반적이지만 이 논문에서는 double buffering을 사용하지 않고 칩 안에 내장 되는데 문제가 없는 적은 메모리 요구량으로 구현하는 방법을 제안한다. 제안된 메모리 아키텍처를 사용하면 별도의 외부 메모리가 필요하지 않으므로 부품 감소에 의한 전체적인 비용 절감이 가능하다.

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  3. [국내논문]   Modeling of Degenerate Quantum Well Devices Including Pauli Exclusion Principle  

    이은주 (한림대학교 정보통신공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 14 - 26 , 2002 , 1229-6368 ,

    초록

    Pauli 배타 원리를 적용한 축퇴 상태의 양자 우물 소자 모델링을 제안하였다. 양자 우물에서의 다중 에너지 부준위 각각에 대한 Boltzmann 방정식의 collision 항들을 Pauli 배타 원리를 적용하여 전개하고 이들을 Schrodinger 방정식과 Poisson 방정식과 결합하여 비선형적인 시스템의 모델을 설정하였다. 시스템의 해를 직접적으로 구하기 위하여 유한 차분법과 Newton-Raphson method를 적용하여 양자 우물의 다중 에너지 부준위 각각에 대한 캐리어 분포 함수를 구하였다. Si MOSFET의 inversion 영역에 본 모델을 적용하여 전자 밀도의 증가에 따라 양자 우물의 에너지 분포 함수가 Boltzmann 분포 함수의 형태로부터 Fermi-Dirac 분포 함수의 형태로 변화함을 제시하고, 소자 크기가 감소할수록 소자 모델링에 있어서의 Pauli 배타 원리의 중요성과 함께 본 모델의 정당함과 그 해석 방법의 효율성을 보여주었다.

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  4. [국내논문]   양자 우물 소자 모델링에 있어서 다중 에너지 부준위 Boltzmann 방정식의 Self-consistent한 해법의 개발  

    이은주 (한림대학교 정보통신공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 27 - 38 , 2002 , 1229-6368 ,

    초록

    양자 우물 반도체 소자 모델링에 있어서 양자 우물의 다중 에너지 부준위 각각에 대한 Boltzmann 방정식의 해를 직접적으로 구하는 self-consistent한 방법을 개발하였다 양자 우물의 특성을 고려하여 Schrodinger 방정식과 Poisson 방정식 및 Boltzmann 방정식으로 구성된 양자 우물 소자 모델을 설정하였으며 이들의 직접적인 해를 유한 차분법과 Gummel-type iteration scheme에 의해 구하였다. Si MOSFET의 inversion 영역에 형성되는 양자 우물에 적용하여 그 시뮬레이션 결과로부터 본 방법의 타당성 및 효율성을 보여 주었다.

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  5. [국내논문]   pdp 시스템의 EMI 예측을 위한 회로모델링 및 실험적 검정  

    강종구 (한양대학교 전자컴퓨터공학부 ) , 어윤선 (한양대학교 전자컴퓨터공학부 ) , 심종인 (한양대학교 전자컴퓨터공학부 ) , 정주영 (수원대학교 전자공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 39 - 45 , 2002 , 1229-6368 ,

    초록

    본 논문에서는 PDP 시스템에서의 새로운 EMI(전자파) 예측 방법을 제시한다. AC PDP 시스템을 정확하게 기술할 수 있는 새로운 AC PDP 셀 회로 모델을 개발하였다. 개발한 모델과 Hertzian 다이폴 안테나 모델을 결합하여 PDP 시스템에서 방출되는 EMI를 정량적으로 계산하였다. 시뮬레이션 결과는 테스트 패널을 이용한 실험을 통하여 검증되었다. AC PDP 시스템은 CISPR 13에 준거하여 반 무반향실에서 30㎒∼300㎒의 주파수 대역에서 측정하였다. 따라서 제시된 EMI 예측방법은 EMI와 관련한 PDP 시스템 설계에 유용하게 사용될 수 있다.

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  6. [국내논문]   Wide Angle BPM 을 이용한 광도파로열 격자 파장 필터의 해석  

    박준오 (광운대학교 전자공학부 전자통신공학과 ) , 정영철 (광운대학교 전자공학부 전자통신공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 46 - 55 , 2002 , 1229-6368 ,

    초록

    광도파로열 격자(AWG :Arrayed Waveguide Grating) 파장 필터는 전광 네트웍(All Optical Network)을 실현하는 매우 중요한 핵심 소자 중에 하나이다. 광도파로열 격자 파장 필터와 같은 광도파 소자를 해석 및 설계시 수학적인 해석이 필요하며, 가장 대표적인 방법은 BPM(Beam Propagation Method)이다. 본 논문에서는 Paraxial BPM과 Wide Angle BPM을 InP/InGaAsP/InP 광도파로열 격자 파장 필터 해석에 적용시켜 정화도의 차이를 고찰해 보았다. WA-BPM을 구현하기 위하여 저차의 Pade Approximant를 적용하였다. 광도파로열 격자 파장 필터의 SLL(Side Lobe Level)과 삽입손실(Insertion Loss)을 비교하여 분석하였다. 광도파로열 격자 파장 필터를 정확하게 해석 및 설계하기 위해서는 고차의 WA-BPM을 사용해야 함을 확인하였다.

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  7. [국내논문]   고속 저전압 스윙 온 칩 버스  

    양병도 (한국과학기술원 전자전산학과 ) , 김이섭 (한국과학기술원 전자전산학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 56 - 62 , 2002 , 1229-6368 ,

    초록

    문턱전압 스윙 드라이버(threshold voltage swing driver)와 이중 감지 증폭기 리시버(dual sense amplifier receiver)를 가진 새로군 고속 저전압 스윙 온 칩 버스 (on-chip BUS)를 제안하였다. 문턱전압 스윙 드라이버는 버스에서의 전압상승 시간을 CMOS 인버터(inverter) 드라이버에서의 약 30% 이내로 줄여주고, 이중 감지 증폭기 리시버는 감지 증폭기 리시버를 사용하는 기존의 저전압 스윙 버스들의 데이터 전송량을 두 배 향상시켜 준다. 문턱전압 스윙 드라이버와 이중 감지 증폭기 리시버를 모두 사용할 경우, 온 칩 버스에서 사용하는 기존의 CMOS 인버터와 비교하여 제안된 방식은 약 60%의 속도 증가와 75%의 소모전력 감소를 얻는다.

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  8. [국내논문]   저전력 8-비트 마이크로콘트롤러의 설계  

    이상재 (한국전자통신연구원 ) , 정항근 (전북대학교 전자정보공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 63 - 71 , 2002 , 1229-6368 ,

    초록

    본 논문에서는 저전력 8-비트 RISC 마이크로콘트롤러 구조를 제안하였다. 설계된 마이크로콘트롤러는 4단계 파이프라인 구조를 가지며 기존의 여러 가지 저전력 설계 기법들을 이용하여 구현되었다. 전력 소모는 0.6㎛ 공정을 사용했을 때 MIPS당 600㎼를 소모했으며 0.25㎛ 공정을 사용했을 때 MIPS당 70㎼를 소모했다. RTL 레벨의 설계는 VHDL을 이용해서 수행되었고, 0.6㎛/0.2㎛ CMOS IDEC(Integrated Circuit Design Education Center) standard cell library를 이용해서 게이트 레벨에서 기능 검증을 하였다. 합성된 코어는 0.25㎛ 공정을 용했을 때 약 7000개의 NAND 게이트를 0.36㎟의 작은 면적에 집적화 시킬 수 있었다. 마지막으로 기존의 상용 마이크로콘트롤러와의 성능 비교를 수행하였다.

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  9. [국내논문]   고성능 32-bit DSP 코프로세서의 아키텍쳐 개발  

    윤성철 (연세대학교 전기전자공학과 ) , 김상욱 (연세대학교 전기전자공학과 ) , 배성일 (연세대학교 전기전자공학과 ) , 강성호 (연세대학교 전기전자공학과 ) , 김용천 (삼성전자 CalmRISC 팀 ) , 정승재 (삼성전자 CalmRISC 팀 ) , 김상우 (삼성전자 CalmRISC 팀 ) , 문상훈 (삼성전자 CalmRISC 팀)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 72 - 81 , 2002 , 1229-6368 ,

    초록

    이 논문은 저전력 마이크로 컨트롤러의 coprocessor로 동작하는 고성능 DSP의 아키텍쳐 구조를 제안한다. 제안된 DSP 아키텍쳐는 DSP 응용 분야의 기본 수식인 곱의 합을 고속으로 수행할 수 있도록 MAC(Multiply and Accumulate) 유닛 두 개를 갖는 dual MAC 아키텍쳐 구조이면서, 곱셈기와 덧셈기를 병렬적으로 배치시킨 특징을 갖는다. 그리고 한번에 최대 3개의 명령어를 동시에 수행할 수 있으면서도 명령어 길이는 31 비트로 고정된 3웨이 수퍼스칼라 구조를 갖는다. 현재 상용되고 있는 세 개의 DSP들과 의 벤치마크 결과, 제안된 DSP 구조가 가장 좋은 성능을 보여주었다. 또한, 특정 알고리듬에 대해서 성능이 같아도 메모리 사용량에 있어 효율적인 구조라는 것을 보여준다.

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  10. [국내논문]   Optimization of $\mu$0 Algorithm for BDD Minimization Problem  

    이민나 (한국외국어대학교 정보산업공과대학 컴퓨터공학과 ) , 조상영 (한국외국어대학교 정보산업공과대학 컴퓨터공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.2 = no.296 ,pp. 82 - 90 , 2002 , 1229-6368 ,

    초록

    BDD는 부울 함수를 간결하고 유일하게 나타낼 수 있기 때문에 다양한 컴퓨터 지원 설계 분야에 널리 활용되고 있다. BDD 크기는 변수 순서에 따라 매우 민감하게 변하므로, BDD의 크기를 최소화할 수 있는 변수 순서를 구하는 것은 매우 중요한 문제이다. 그러나 최적의 변수 순서를 찾는 것은 NP-complete 문제이므로, 근사 최적 변수 순서(near--optimal variable ordering)를 결정하기 위한 여러 가지 휴리스틱 알고리즘이 제안되었다. 본 논문에서는 최근에 제안된 μ0 (Microcanonical Optimization) 알고리즘에 기반하여 BDD 최소화 문제에 더욱 적합하도록 보완한 Faster-μ0 알고리즘을 제안한다. Faster-μ0 알고리즘은 빠르고 더 나은 해를 찾기 위한 국부 탐색 방법으로 임의의 해를 반복적으로 생성하는 초기화 단계 대신에 시프팅 알고리즘을 실행하는 시프팅 단계로 대체한다. 제안된 알고리즘의 튜닝을 위하여 실험적으로 알고리즘 파라메타를 구하였으며 제안된 알고리즘은 많은 벤치마크 회로에 대하여 실험되었으며 기존의 μ0 알고리즘 보다 빠르고 좋은 성능을 보인다.

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