본문 바로가기
HOME> 저널/프로시딩 > 저널/프로시딩 검색상세

저널/프로시딩 상세정보

권호별목차 / 소장처보기

H : 소장처정보

T : 목차정보

電子工學會論文誌. Journal of the Institute of Electronics ... 11건

  1. [국내논문]   다전극 DFB-LD의 광 쌍안정 특성에 관한 연구  

    김근철 (광운대학교 전자통신공학과 ) , 정영철 (광운대학교 전자통신공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 1 - 11 , 2002 , 1229-6368 ,

    초록

    다전극 DFB-LD는 외부에서 주입되는 광의 파워에 따라서 발진하는 광출력이 쌍안정성을 보임에 따라, 이를 파장 변환에 활용하거나, 광논리 소자로 활용할 수 있는 가능성이 있다. 본 논문에서는 연산자 분리 시영역 모델을 이용하여 다전극 DFB-LD에서의 광 쌍안정 특성에 대하여 연구하였다. 다전극 DFB-LD에 불균등하게 전류를 인가하여 쌍안정 현상이 발생함을 확인하고, 흡수 영역으로 입력광을 입사하였을 때 발생하는 출력광 파워의 쌍안정 현상도 확인하였다. 그리고 수 ns의 스위칭 시간과 수 pj의 스위칭 에너지를 가진 set 또는 reset 광 펄스의 인가에 의하여 flip-flop 특성을 보임에 따라 광 메모리 소자로서의 동작도 확인하였다. 또한 캐리어 생존시간과 이득 곡선 기울기 등의 조절로서 LD 광 출력의 반응 시간을 줄일 수 있는 가능성을 확인하였다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  2. [국내논문]   대기압 저온 플라스마에 의한 ITO(Indium Tin Oxide)박막 식각의 수소(H$_2$)효과  

    이봉주 (조선대학교 물리화학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 12 - 16 , 2002 , 1229-6368 ,

    초록

    산화인듐(ITO)박막은 대기압 저온 플라스마에 의해 식각이 가능하다는 것을 확인했다. 식각은 수소유량 4 sccm에서 가장 깊게 발생하여, 120 /min를 나타내었다. 식각속도는 Hα*의 발광강도와 대응하였다. ITO박막의 식각 메커니즘은 Hα*에 의해 환원이 된후, 남게 된 금속 화합물은 CH*과 반응하여 기판으로부터 이탈한다고 생각된다. 식각은 식각시간 50초 이상에서부터, 기판온도 145℃ 이상부터 발생하기 시작하였다. 활성화 에너지는 Arrehenius plots으로부터 0.16eV(3.75kcal/mole)를 얻었다

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  3. [국내논문]   CuCl 농도에 따른 SrS:CuCl 박막 전계발광소자의 발광특성  

    이순석 (충북대학교 전기전자컴퓨터공학부 ) , 임성규 (단국대학교 전자컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 17 - 23 , 2002 , 1229-6368 ,

    초록

    전자빔 증착 장비를 이용하여 SrS:CuCl TFEL 소자를 제작한 후, 발광특성을 조사하였다. 형광체 모체는 SrS 분말을 사용하였고, 발광중심체로는 CuCl 분말을 0.05 ~ 0.6 at% 범위에서 첨가하였다. 증착 온도 500℃, 전자빔 전류 20 ~ 40 mA 및 증착율 5 ~ 10 /sec의 조건에서 형광층 두께를 6000 으로 증착시켰다. CuCl 농도가 낮을 때에는 monomer, dimer, trimer 및 tetramer 발광센터에 의한 청색 발광을 확인할 수 있었으나 휘도가 낮았다. CuCl 농도가 높을 때에는 dimer와 trimer 발광센터에 의한 밝은 녹청색 빛을 방출하였다. 최적의 발광특성은 CuCl 농도를 0.2 at% 첨가한 SrS:CuCl TFEL 소자에서 관찰되었으며, 문턱전압, 휘도(L/sub 40/), 효율(η/sub 20/) 및 CIE 색좌표는 각각 55 V, 728 cd/㎡, 0.49 lm/W 및 (0.21, 0.33)을 나타내었다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  4. [국내논문]   혼성 신호 회로에 대한 효과적인 BIST  

    방금환 (연세대학교 전자공학과 ) , 강성호 (연세대학교 전자공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 24 - 33 , 2002 , 1229-6368 ,

    초록

    혼성 신호 회로의 설계에 있어 저비용의 고효율 테스트 효율을 보장하기 위해 테스트의 노력은 계속되어 왔다. 특히 테스트를 고려한 BIST(built-in-self-test)설계 방법으로 발전해가고 있는 추세인데, 회로상에서 전체적인 테스트 용이도와 분석에 있어 보다 향상된 방법으로 접근할 수 있고 이러한 시스템에 대해 분석하는데 수월하게 할 수도 있다. 이 논문에서는 효과적인 테스트를 위한 방법을 위해 DC전압과 전압 위상에 대한 BIST를 구현하는 것을 제안하였다. 즉 정상적인 회로와 고장회로에서의 동작에서 전압과 위상의 차이를 검출하는 회로를 하드웨어상으로 구성함으로써 비용과 시간 등을 효과적으로 줄이는 방법을 제안하였다. 실험 결과에서는 기존의 BIST와 비교하여 향상된 것을 나타낸다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  5. [국내논문]   가상 캐리 예측 덧셈기와 PCI 인터페이스를 갖는 분할형 워드 기반 RSA 암호 칩의 설계   피인용횟수: 1

    권택원 (경북대학교 전자공학과 ) , 최준림 (경북대학교 전자전기공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 34 - 41 , 2002 , 1229-6368 ,

    초록

    본 논문에서는 가상 캐리 예측 덧셈기(pseudo carry look-ahead adder)를 사용하여 분할형 워드 기반 RSA의 구현에 관한 방법을 제안하고 검증하였다. 효율적인 모듈라 곱셈기의 설계를 위해 병렬 2단CSA(carry-save adder) 구조를 사용하였으며 마지막 덧셈의 고속 처리를 위하여 캐리 발생과 지연시간이 짧은 가상 캐리 예측 덧셈기를 적용하였다. 제안한 모듈라 곱셈기는 분할형 워드를 기반으로하여 다음 모듈라 연산을 위해 매 클럭마다 쉬프트와 정렬 연산이 필요없기 때문에 하드웨어를 줄일 수 있으며 고속 모듈라 곱셈 연산을 가능하게한다. 제안한 연산 구조를 PCI 인터페이스를 갖는 FPGA로 기능을 검증한 후 0.5㎛ 삼성 gate array 공정을 사용해서 256 워드 모듈라 곱셈기를 기반으로 한 1024-bit RSA 암호프로세서를 단일 칩으로 구현하였다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  6. [국내논문]   최소화된 Power line noise와 Feedthrough current를 갖는 저 전력 SDRAM Output Buffer  

    류재희 (홍익대학교 전자전기공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 42 - 45 , 2002 , 1229-6368 ,

    초록

    낮은 전력선 잡음과 피드쓰루 전류를 갖는 저전력 SDRAM 출력 버퍼가 소개된다. 다수의 I/O를 갖는 SDRAM 출력 버퍼에 있어서, 제안된 언더슈트 방지 회로를 통하여, 피드쓰루 전류의 감소뿐 아니라, 전력소모의 감소가 가능하다. 효율적인 피드백 방법을 사용한 풀다운 드라이버를 사용하여, 접지선 잡음을 감소시킬 수 있다. 기존의 회로에 비하여 접지선 잡음은 66.3%, 순간 전력소모는 27.5%, 평균 전력 소모는 11.4% 감소되었다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  7. [국내논문]   면적을 감소시킨 중첩된 싱크러너스 미러 지연 소자를 이용한 저전력 클럭 발생기  

    성기혁 (한국과학기술원 전자전산학과 ) , 박형준 (한국과학기술원 전자전산학과 ) , 양병도 (한국과학기술원 전자전산학과 ) , 김이섭 (한국과학기술원 전자전산학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 46 - 51 , 2002 , 1229-6368 ,

    초록

    회로의 크기와 소모 전력을 줄이기 위하여 새로운 구조의 중첩된 싱크러너스 미러 지연 소자를 제안한다. 기존의 중첩된 싱크러너스 미러 지연 소자는 지터를 줄이기 위하여 여러 쌍의 포워드 지연 배열과 백워드 지연 배열을 사용하였다. 제안하는 중첩된 싱크러너스 미러 지연 소자는 멀티플렉서의 위치를 변경시킴으로써 오직 단 하나의 포워드 지연 배열과 백워드 지연 배열을 필요로 한다. 뿐만 아니라, 제안하는 중첩된 싱크러너스 미러 지연 소자는 인버터를 추가함으로써 기존 회로의 극성 문제를 해결하였다. 모의 실험 결과로 부터 제안하는 중첩된 싱크러너스 미러 지연 소자는 약 30%의 전력 소모 감소와 약 40%의 면적 감소 효과를 가져온다는 것을 알 수 있다. 모든 모의 실험과 구현은 0.25um two-metal CMOS 공정기술을 사용하여 행해졌다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  8. [국내논문]   ADI-FDTD 방법을 이용한 3차원 인터커넥트 모델링  

    최익준 (인하대학교 전자전기공학부 ) , 김연태 (인하대학교 전자전기공학부 ) , 원태영 (인하대학교 전자전기공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 52 - 63 , 2002 , 1229-6368 ,

    초록

    본 논문에서는 3차원 인터커넥트(3-D interconnect) 구조를 해석하기 위하여 ADI-유한차분시간영역(ADI-FDTD, Alternating Direction Implicit Finite Difference Time Domain)방법으로 맥스웰 회전방정식(Maxwell's curl equation)을 계산하는 수치 해석 모델을 개발하였다. 3차원 인터커렉트 모델내의 전자기파 문제를 해석하기 위하여 맥스웰 회전 방정식을 ADI-유한차분시간영역방법으로 이산화 하였으며, ADI-유한차분시간영역의 경계에서 발생하는 반사파를 해결하기 위하여 흡수 경계 조건인 완전 정합 층 방법(PML, Perfectly Matched Layer)을 도입하였다. 개발한 ADI-유한차분시간영역방법 및 완전 정합 층의 수치 모델을 검증하기 위하여 3차원 마이크로스트립 전송선(microstrip transmission line) 구조를 3차원 그리드(grid) 구조로 모델링한 후, 시간영역에서 전계 분포를 컴퓨터로 모의 실험하였다. 그리고 본 논문에서 제안한 ADI-유한차분시간영역방법과 종래의 스탠다드 유한차분시간영역방법의 수치적 성능을 정량적으로 비교, 분석하였다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  9. [국내논문]   X-색도 좌표를 이용한 색온도 변환 시스템 구현   피인용횟수: 1

    이호남 (삼성전자 DM총괄 VD사업부 ) , 이봉근 (삼성전자 DM총괄 VD사업부 ) , 문오학 (동아대학교 전기전자 컴퓨터공학부 ) , 강봉순 (동아대학교 전기전자 컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 64 - 73 , 2002 , 1229-6368 ,

    초록

    본 논문에서는 1차원 색도 좌표를 이용한 색온도 변환 방법을 제안한다. 또한, 제안한 알고리즘에 대한 하드웨어 설계 및 구현을 실현한다. 제안한 방법의 성능을 검증하기 위하여, Robertson 알고리즘에서 제안한 2차원 색도 좌표를 이용한 색온도 측정 결과와 비교를 한다. 본 논문에서 제안한 방법은 색온도 3000OK에서 25000OK범위에서 FPGA를 사용하여 실시간으로 검증을 하였으며, 사용된 device는 Xilinx Virtex FPGA XCV2000E-6BF560이다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지
  10. [국내논문]   배선 길이 최소화를 위한 그룹화된 스캔 체인 재구성 방법  

    이정환 (서강대학교 컴퓨터학과 ) , 임종석 (서강대학교 컴퓨터학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.39 no.8 = no.302 ,pp. 74 - 83 , 2002 , 1229-6368 ,

    초록

    대규모 VLSI 시스템을 설계하는 경우 스캔 플립플롭(이하 셀)을 채택한 스캔 테스트 방법을 사용하여 IC 칩의 테스트를 용이하게 한다. 이러한 경우 스캔체인에서의 스캔 셀들의 연결 순서는 물리적 설계과정인 셀들의 배치가 완료된 후 결정하여도 무방하다. 본 논문에서는 이러한 사실을 이용하여 스캔 셀간의 연결선의 길이가 작도록 이들의 순서를 조정하는 방법을 제안한다. 특히 본 논문에서 제안하는 방법은 스캔 셀들이 클럭 도메인별로 그룹화되어 있을 경우 이들의 순서를 결정하기 위하여 새롭게 제시되는 방법으로 기존의 재구성 방법에 비하여 약 13.6%의 배선길이를 절약할 수 있다. 또한, 스캔 셀 순서에 대한 여러 다양한 제약에 대하여 효율적으로 셀들의 순서를 재구성할 수 있다.

    원문보기

    원문보기
    무료다운로드 유료다운로드

    회원님의 원문열람 권한에 따라 열람이 불가능 할 수 있으며 권한이 없는 경우 해당 사이트의 정책에 따라 회원가입 및 유료구매가 필요할 수 있습니다.이동하는 사이트에서의 모든 정보이용은 NDSL과 무관합니다.

    NDSL에서는 해당 원문을 복사서비스하고 있습니다. 아래의 원문복사신청 또는 장바구니담기를 통하여 원문복사서비스 이용이 가능합니다.

    이미지

    Fig. 1 이미지

논문관련 이미지