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電子工學會論文誌. Journal of the Institute of Electronics ... 17건

  1. [국내논문]   비대칭 이중층 셔플넷 토폴로지를 이용한 파장분할다중화 링  

    지윤규 (이화여자대학교 정보통신학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 1 - 7 , 2004 , 1229-6368 ,

    초록

    규칙적인 논리적 연결방법을 이용하면 노드에서 라우팅을 위한 프로세싱 시간이 단축되므로 고속의 네트워크에 적용이 가능하다. 규칙적인 논리적 연결방법의 하나인 셔플넷은 일반적으로 p개의 직접 연결이 다른 노드들과 이루어진다. 그러나 우리가 제안한 비대칭 이중층 셔플넷 토폴로지를 이용하면 2p개의 노드들과 직접 연결되므로 더욱 용량이 증대된 파장분할방식 링을 설계할 수 있다. 이 비대칭 이중층 셔플넷 토폴로지를 이용하여 파장분할방식 링에 파장을 할당하는 방법을 본 논문에서 연구하였다. 필요한 파장수를 최소화하는 것을 목표로 네트워크를 최적화하였다.

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    Fig. 1 이미지
  2. [국내논문]   FBG와 MZI를 이용한 DWDM용 OADM의 설계와 특성에 관한 연구  

    손용환 (호서대학교 전자공학과 ) , 정진호 (호서대학교 전자공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 9 - 14 , 2004 , 1229-6368 ,

    초록

    WDM 광통신 시스템에서 중요한 소자는 여러 개의 광신호를 결합, 분리시켜주는 멀티플렉서, 디멀티플렉서 그리고 특정파장을 선택할 수 있는 필터이다. 그러나, 이러한 시스템의 형태는 집적소자의 형태가 아니기 때문에 손실이 비교적 크고 시스템을 소형화, 경량화 하는데 어려움이 있어 이를 보완하기 위한 집적형태의 소자가 필요하다. 본 논문에서는 WDM 광통신 시스템에서 사용할 수 있는 집적 소자 형태의 OADM의 설계를 위해 FBG와 MZI를 이용하여 구성하고, 이를 컴퓨터 시뮬레이션을 통해 최적의 설계값을 제시하였으며, 실험을 통하여, 제작된 OADM의 특성을 측정함으로써 시뮬레이션을 통해 얻어진 설계값과 비교, 분석하였다. 제안한 OADM은 선폭을 조절함으로써 선택할 수 있는 파장의 범위가 넓어져 DWDM 시스템에서도 적합함을 검증할 수 있었다.

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  3. [국내논문]   Folded Back Electrode를 이용한 BJT의 포화전압특성 개선  

    김현식 (경북대학교 전자전기공학부 ) , 손원소 (경북대학교 전자전기공학 ) , 최시영 (경북대학교 전자전기공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 15 - 21 , 2004 , 1229-6368 ,

    초록

    본 논문에서는 저전력 스위치에 사용되는 소자의 포화전압 특성을 개선하기 위해 새로운 구조의 BJT를 제안하고 있다 기존에 사용되던 finger transistor(FT)의 경우 포화전압이 높아 저전력 소자의 특성을 만족하지 않아 multi base island transistor(MBIT)로 구조를 변경함으로써 저전류 영역에서의 포화전압은 충분히 낮아 저전력용 소자의 특성을 만족하지만, 이 역시 고전류 영역에서는 여전히 포화전압이 높아져 저전력용 소자의 특성을 만족하지 못하는 문제가 발생한다. 이에 본 논문에서는 folded back electrode를 이용한 새로운 구조의 BJT(FBET)를 제안하여 그 특성을 조사하였다. 새로운 구조의 트랜지스터를 적용함으로써 MBIT 구조에 비해 에미터 면적은 35 % 증가하고 접촉창의 면적이 92 % 증가하여, 저 전류 영역에서의 포화 전압은 30 % 감소하였고 고 전류 영역에서의 포화 전압은 에미터 면적 증가와 에미터 접촉 창 면적 증가에 의해 각각 30 %와 7 %씩 감소하여 전체적으로는 37 %가 감소하는 특성을 나타내었다.

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  4. [국내논문]   밀리미터파용 HEMT 소자 개발 및 제작을 위한 T-게이트 형성 전자빔 리소그래피 공정 모의 실험기 개발  

    손명식 (동국대학교 밀리미터파신기술연구센터 ) , 김성찬 (동국대학교 밀리미터파신기술연구센 ) , 신동훈 (동국대학교 밀리미터파신기술연구센 ) , 이진구 (동국대학교 밀리미터파신기술연구센 ) , 황호정 (중앙대학교 전자전기공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 23 - 36 , 2004 , 1229-6368 ,

    초록

    밀리미터파 대역용 고속 HEMT 소자 제작 및 개발을 위하여 0.l㎛ 이하의 T-게이트 길이를 형성하기 위한 전자빔 리소그래피 공정을 분석할 수 있는 새로운 몬테 카를로 시뮬레이터를 개발하였다. 전자빔에 의한 노광 공정 모델링을 위해 전자산란에 대한 몬데 카를로 시뮬레이션에서 다층 리지스트 및 다원자 타겟 기판 구조에서 리지스트에 전이되는 에너지를 효율적으로 계산하도록 내부 쉘 전자 산란과 에너지 손실에 대해 새로이 모델링하였다. 다층 리지스트 구조에서 T-게이트 형상을 얻기 위해서 보통은 재현성 문제로 각 리지스트에 대해 각기 다른 현상액을 사용하게 되는데, 3층 리지스트 구조에서의 전자빔 리소그래피 공정을 정확하게 시뮬레이션하기 위해 각기 다른 현상 모델을 적용하였다. 본 논문에서 제안 개발된 모델을 사용하여 HEMT 소자의 전자빔 리소그래피에 의한 0.l㎛ T-게이트 형성 공정을 시뮬레이션하고 SEM 측정 결과와 비교하여 T-게이트 형성 공정을 분석하였다.

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  5. [국내논문]   저에너지 이온 주입 방법으로 형성된 박막$ p^+-n$ 접합의 열처리 조건에 따른 특성  

    김재영 (한국항공대학교 전자.정보통신.컴퓨터공학부 ) , 이충근 (한국항공대학교 전자.정보통신.컴퓨터공학 ) , 홍신남 (한국항공대학교 전자.정보통신.컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 37 - 42 , 2004 , 1229-6368 ,

    초록

    본 논문에서는 선비정질화, 저에너지 이온 주입, 이중 열처리 공정을 이용하여 p/sup +/-n 박막 접합을 형성하였다. Ge 이온을 이용하여 결정 Si 기판을 선비정질화하였다. 선비정질화된 시편과 결정 기판에 p-형 불순물인 BF₂이온을 주입하여 접합을 형성하였다. 열처리는 급속 열처리 (RTA : rapid thermal anneal) 방법과 850℃의 노 열처리 (FA : furnace anneal) 방법을 병행하였다. 두 단계의 이중 열처리 방법으로 네 가지 조건을 사용하였는데, 이는 RTA(750℃/10초)+Ft, FA+RTA(750℃/10초), RTA(1000℃/10초)+F4 FA+RTA(1000℃/10초)이다. Ge 선비정질화를 통하여 시편의 접합 깊이를 감소시킬 수 있었다. RTA 온도가 1000℃인 경우에는 RTA보다는 FA를 먼저 수행하는 것이 접합 깊이(x/sub j/), 면저항(R/sub s/), R/sub s/ x/sub j/, 누설 전류 등의 모든 면에서 유리함을 알 수 있었다.

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  6. [국내논문]   새로운 낮은 스큐의 클락 분배망 설계 방법  

    이성철 (한양대학교 전자전기제어계측공학과 ) , 신현철 (한양대학교 전자컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 43 - 50 , 2004 , 1229-6368 ,

    초록

    현재의 반도체 공정은 Deep Sub- Micmn (DSM)으로 발전하면서, 선폭이 줄어들고 구동 주파수가 높아지고 있다. 이로 인해 clock source로부터 clock을 필요로 하는 각 단자(sink)까지의 '지연시간의 최대 차'로 정의되어지는 clock skew가 회로의 속도 향상에 있어 중요 제약요소가 되고 있다. 또한 이를 얼마나 줄이느냐 하는 것은 동기식 회로 설계에 있어 중요한 문제가 되고 있다. 따라서 낮은 clock skew를 위한 배선 기술에 대해 많은 연구들이 이루어지고 있다. 본 논문에서는 clock skew를 줄이기 위한 방법으로서 새로운 Advanced clock Tree Generation(ACTG) 방법을 개발하였다. ACTG는 2단계의 계층적 routing을 통해 최적의 clock tree를 구성한다. 본 논문에서 제안하는 알고리즘을 C 언어로 프로그램하여 구현하 후 벤치마크 테스트 데이터에 대하여 실험한 결과, 주어진 skew 범위를 만족시키면서 지연 시간을 감소시키는 효과를 얻을 수 있었다.

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  7. [국내논문]   순차 회로를 위한 효율적인 혼합 고장 진단 알고리듬  

    김지혜 (삼성전자 반도체 총괄 시스템 LSI 사업부 ) , 이주환 (연세대학교 전기전자공학 ) , 강성호 (연세대학교 전기전자공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 51 - 60 , 2004 , 1229-6368 ,

    초록

    반도체 기술의 발달로 회로의 집적도와 복잡도가 증가함에 따라 칩의 생산 과정에서 고장이 발생하는 빈도가 높아지게 되었다. 칩의 수율을 향상시키고, 생산 단가를 절감시키기 위해서 고장의 원인을 찾아내고 분석하는 과정은 매우 중요하다. 그러나 고장의 원인을 분석하는 과정 중 고장의 위치를 찾아내는 데는 많은 시간이 소요된다. 게이트 수준에서의 고장 위치 진단은 물리적 수준에서의 고장 범위를 한정해 줌으로써 고장 위치를 찾는 데 소요되는 시간을 줄 일 수 있다는 데 의미를 갖는다. 본 논문에서는 새로운 방식의 고장 딕션너리 방식과 추가적인 고장 시뮬레이션 방식을 혼합하여, 메모리의 소비를 최소화하면서도 시뮬레이션 수행 시간을 단축시킴으로써 효과적으로 고장 진단을 수행할 수 있는 고장 진단 알고리듬을 제안한다.

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  8. [국내논문]   재구성 가능한 뉴럴 네트워크 구현을 위한 새로운 저전력 내적연산 프로세서 구조  

    임국찬 (경희대학교 컴퓨터공학과 ) , 이현수 (경희대학교 컴퓨터공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 61 - 70 , 2004 , 1229-6368 ,

    초록

    뉴럴 네트워크는 동작 모드를 학습과 인지 과정으로 구분할 수 있다. 학습은 다양한 입력 패턴에 대하여 학습자가 원하는 결과값을 얻을 때까지 결합계수를 업데이트하는 과정이고, 인지는 학습을 통해 결정된 결합계수와 입력 패턴과의 연산을 수행하는 과정이다. 기존의 내적연산 프로세서는 처리 속도를 개선하고 하드웨어 복잡도를 줄이는 다양한 구조가 연구되었지만 뉴럴 네트워크의 학습과 인지모드에 대한 차별화된 구조는 없었다. 이를 위해, 본 논문에서는 재구성 가능한 뉴럴 네트워크 구현을 위한 새로운 저전력 내적연산 프로세서 구조를 제안한다. 제안한 구조는 학습모드에서 기존의 비트-시리얼 내적연산 프로세서와 같이 동작을 하여, 비트-레벨의 타른 처리 및 하드웨어 구현에 적합하고 높은 수준의 파이프라인 적용이 가능하다는 장점을 가진다. 또한, 인지모드에서는 고정된 결합계수에 따라 연산을 수행할 활성화 유닛을 최소화시킴으로서 전력 소비를 줄일 수 있다. 시뮬레이션 결과 활성화 유닛은 결합계수에 의존적이기는 하지만 50% 내외까지 줄일 수 있음을 확인하였다.

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  9. [국내논문]   Mobile Multimedia 지원을 위한 Embedded Processor 구조 설계  

    이호석 (한국전자통신연구원 ) , 한진호 (한국전자통신연구 ) , 배영환 (한국전자통신연구 ) , 조한진 (한국전자통신연구원)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 71 - 80 , 2004 , 1229-6368 ,

    초록

    본 논문은 mobile platform에서 사용될 Multimedia 적용을 위한 embedded Processor의 기본 구조 연구에 관한 내용으로 MPEG4 응용에 적합한 processor의 기본 구조 그리고 mobile platform에 적용될 수 있는 energy efficiency를 고려한 구조설계를 주 내용으로 하고 있다. multimedia 응용 embedded processor의 기본 구현 구조 요소인 processor data path architecture(pipeline, branch prediction, multiple issue superscalar, function unit number)의 기본 구조 설정과 cache hierarchy와 그 구성의 적합한 예상구조를 설정하기 위해 본 논문에서는 multimedia 응용 프로그램인 MPEG4를 processor simulator의 test bench로 사용하여 다양한 구조에 대한 simulation을 수행하였다. 그리고 mobile platform 적용에 적합한 구조인지에 대한 문제를 energy efficiency관점에서 고찰하여 적용 가능한 기본 processor 구조를 설정하였다. 그리고 본 논문에서 제안된 기본 구조 연구는 mobile platform에 바로 적용이 가능하며 더 나아가 특정 응용 프로그램에 최적의 성능을 발휘할 수 있는 자동화 설계기반환경에서의 configurable processor 설계에서 그 기본 processor 구조로 사용될 수 있다.

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  10. [국내논문]   학습 정보를 이용한 테스트 용이도 척도의 계산  

    김지호 (중앙대학교 전자전기공학부 ) , 배두현 (중앙대학교 전자전기공학 ) , 송오영 (중앙대학교 전자전기공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.41 no.5 = no.323 ,pp. 81 - 90 , 2004 , 1229-6368 ,

    초록

    본 연구는 테스트 패턴 생성 알고리즘에서 결정 과정을 안내하는 데 이용되는 새로운 테스트 용이도 척도 계산법을 제안한다. 이 테스트 용이도 척도는 학습에 의해 얻어지는 회로의 구조적 정보를 이용한다. 제안된 테스트 용이도 척도는 오직 하나의 해결책이 존재할 경우 모순조건을 조기에 찾아내는 패턴을 유도하며, 반면에 다수의 해결책들이 존재할 경우 최소한의 모순이 발생토록 유도한다. 제안된 테스트 용이도 척도는 기존의 방법과 동일한 고장 검출율을 얻는 패턴을 얻는데 소요되는 CPU 시간을 상당히 감소시킨다.

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