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電子工學會論文誌. Journal of the Institute of Electronics ... 11건

  1. [국내논문]   싱글 페이즈 클락드 래치를 이용한 SoC 리타이밍  

    김문수 (삼서전자 반도체 ) , 임종석 (서강대학교 컴퓨터학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 1 - 9 , 2006 , 1229-6368 ,

    초록

    System-On-Chip(SoC) 설계에서 글로벌 와이어는 성능에 큰 영향을 끼친다. 이 때문에 플림플롭이나 래치를 사용한 와이어 파이프라이닝이 필요하게 되었다. 래치는 플립플롭에 비해 타이밍 제약이 유연하므로 래치 파이프라이닝이 플립플롭에 비해 클락 주기를 더 작게 할 수 있다. 리타이밍은 회로의 메모리 요소를 이동시켜 최적화된 클락 주기를 얻는 방법이다. SoC 리타이밍은 기존의 게이트 레벨 리타이밍과 달리 SoC 회로를 대상으로 한다. 본 논문에서는 기존의 플립플롭을 사용한 SoC 리타이밍 방법을 래치를 사용한 경우에도 적용할 수 있게 확장 시켰다. 본 논문에서는 래치를 사용한 SoC 리타이밍 문제를 해결하기 위해 MILP로 식을 세우고, 이를 고정점 계산을 통해 효과적으로 해결 하였다. 실험 결과 본 논문의 방법을 적용할 경우 플립플롭 SoC 리타이밍에 비해 평균적으로 클락 주기를 10% 감소시킬 수 있었다.

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  2. [국내논문]   PHS 어플리케이션에서의 빠른 스위칭 주파수 합성기를 위한 효율적인 Coarse Tuning 방법  

    박도진 (건국대학교 전자공학부 ) , 정성규 (건국대학교 전자공학부 ) , 김진경 (건국대학교 전자공학부 ) , 부영건 (건국대학교 전자공학부 ) , 정지훈 (건국대학교 전자공학부 ) , 이강윤 (건국대학교 전자공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 10 - 16 , 2006 , 1229-6368 ,

    초록

    본 논문에서는 PHS 어플리케이션에서 새로운 Coarse Toning 기법을 사용한 빠른 스위칭의 CMOS 주파수 합성기를 기술하였다. 제안한 Coarse Tuning 방법은 Phase Noise와 Lock-Time을 최적화하기 위해 LC-VCO의 적절한 Tuning Capacitances를 선택하는 것이다. 이를 바탕으로 측정된 Lock-Time은 약 $20{\mu}s$ 이고, Phase Noise는 600kHz의 offset에서 -121dBc/Hz이다. 칩은 $0.25{\mu}m$ CMOS 공정으로 제작하였고, 면적은 $0.7mm{\times}2.1mm$ 이다. 소비전력은 2.7V 공급 전압 하에서 54mW 이다.

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  3. [국내논문]   IEEE 802.11a/b/g 무선 랜을 위한 고속 AFC 기법의 CMOS LC VCO의 설계   피인용횟수: 1

    안태원 (동양공업전문대학 전기전자통신공학부 ) , 윤찬근 (동양공업전문대학 전기전자통신공학부 ) , 문용 (숭실대학교 정보통신전자공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 17 - 22 , 2006 , 1229-6368 ,

    초록

    본 논문에서는 IEEE 802.11a/b/g 무선 랜을 위하여 고속 AFC 기법이 적용된 CMOS LC VCO의 설계를 다룬다. 1.8V $0.18{\mu}m$ CMOS 공정을 사용하였으며, 현재 국제적으로 표준화가 진행된 모든 무선 랜 응용에 적합하도록 인덕터 및 캐패시터를 스위칭하는 방법으로 5.8GHz 대역, 5.2GHz 대역 및 2.4GHz 대역에서 동작하도록 설계하였다. 또한 주파수-전압 특성을 선형화하기 위하여 최적화된 버랙터 바이어싱 기법을 사용하였으며, 필요로 하는 모든 대역에서 저잡음 특성을 유지하기 위하여 4비트 캐패시터 뱅크를 사용하고, 광대역 디지털 주파수 검출기를 이용한 고속 AFC 기법을 구현하여 그 동작을 확인하였다.

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  4. [국내논문]   전류 감지 Feedback 기법을 사용한 고효율 CMOS DC-DC Boost 변환기의 설계   피인용횟수: 1

    정경수 (인티그란트 ) , 양희관 (서울시립대학교 전자전기컴퓨터공학부 ) , 차상현 (서울시립대학교 전자전기컴퓨터공학부 ) , 임진업 (서울시립대학교 전자전기컴퓨터공학부 ) , 최중호 (서울시립대학교 전자전기컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 23 - 30 , 2006 , 1229-6368 ,

    초록

    본 논문은 전류 감지 feedback 기법을 사용한 고효율 CMOS DC-DC boost 변환기의 설계에 관한 것이다. 펄스-폭 변조 방식의 스위칭 동작을 위해 인덕터를 통해 흐르는 전류의 양을 감지하는 고해상도 전류 감지 회로를 설계하였다. 이를 통하여 외부 소자나 큰 면적을 차지하는 주파수 보상 회로 없이 안정적으로 동작하는 변환기 성능을 얻을 수 있다. 또한 외부 저항 열을 사용하여 다양한 입력/출력 전압 특성을 얻을 수 있다. 설계한 DC-DC 변환기는 thick gate oxide 옵션이 포함된 0.18-um CMOS 표준 공정으로 제작하였다. 부하 전류 200mA 이상에 대하여 3.3V의 출력을 얻는 변환기에서 최대 효율은 90% 이상, load regulation은 100mA의 변화에 대하여 1.15%의 특성을 나타낸다.

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  5. [국내논문]   연산기와 메모리 재사용을 이용한 효율적인 DVB-S2 규격의 LDPC 복호기 구조   피인용횟수: 1

    박재근 (숭실대학교 전자공학과 ) , 이찬호 (숭실대학교 정보통신전자공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 31 - 37 , 2006 , 1229-6368 ,

    초록

    Low Density Parity Check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있다. 또한 유럽 디지털 위성 방송 규격인 DVB-S2는 LDPC 코드를 채널 코딩방식으로 채택하였다. 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어 구현이 가능한 hybrid H-matrix 구조를 이용한 DVB-S2 LDPC 복호기 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 부호기와 복호기를 동시에 효율적으로 구현할 수 있다. 제안된 복호기 구조에서는 다양한 코드율에 사용되는 Variable Node processor Unit (VNU)을 재사용하기 위한 새로운 VNU와 최적화된 블록 메모리 배치 방법을 이용하였다. 제안된 구조를 이용하여 코드율 1/2의 DVB-S2 LDPC 복호기를 설계하였고 그 결과를 기존의 복호기와 비교하였다.

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  6. [국내논문]   효율적인 불량화소 검출 알고리듬 및 하드웨어 구현   피인용횟수: 1

    안지훈 (연세대학교 전기전자공학과 ) , 이원재 (연세대학교 전기전자공학과 ) , 김재석 (연세대학교 전기전자공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 38 - 43 , 2006 , 1229-6368 ,

    초록

    CMOS image sensor는 집적회로 구현이 가능하여 사이즈를 줄일 수 있고 저전력으로 구현이 가능하며 효율적인 영상처리를 할 수 있다는 장점을 갖고 있다. 그러나 불량화소의 발생은 곧 화질의 저하로 연결되기 때문에 불량화소를 검출하는 방법에 대한 연구가 필요하다. 본 논문에서는 CMOS image sensor에 사용되는 효율적인 불량화소 검출 알고리듬과 그 하드웨어를 제안하였다. 불량화소를 검출하기 위하여 본 논문에서 제안한 방법은 Scan, Trace, Detection의 단계를 거친다. 시뮬레이션 결과 특정 조건에서는 99.99%의 불량화소 걸출 성공률을 나타냈다. 제안된 알고리듬은 Verilog HDL로 구현되었으며, 0.25 CMOS standard cell library에서 3.2k개의 게이트 수를 갖는다.

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  7. [국내논문]   Foreground 객체 추출을 위한 실시간 SoC 설계  

    김지수 (서울대학교 전기컴퓨터공학부 ) , 이태호 (서울대학교 전기컴퓨터공학부 ) , 이혁재 (서울대학교 전기컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 44 - 52 , 2006 , 1229-6368 ,

    초록

    최근 개발된 영상 압축 표준인 MPEG-4 Part 2는 임의의 영상 객체를 처리할 수 있는 최신의 기능을 포함한다. 이러한 기능을 지원하기 위해서는 효과적인 객체 추출 기술이 요구된다. 본 논문에서는 영상 내에서 실시간으로 객체를 추출해 낼 수 있는 알고리즘을 제안한다. 제안된 알고리즘은 두 단계로 구성된다. 첫 번째 단계는 한 프레임의 영상을 시공간적 watershed transform을 이용하여 여러 영역으로 분할하는 것이고, 두 번째 단계는 분할된 영역 정보를 바탕으로 객체를 추출해내는 것이다. 실시간 처리를 위해서 제안된 알고리즘은 하드웨어와 소프트웨어로 분할하여 구현하고, 계산량이 집중된 연산 부분을 하드웨어 가속기를 사용하여 처리한다. 실험 결과 제안된 시스템은 QCIF 크기의 영상을 초당 15 frame 이상의 속도로 처리하면서도, 정확한 객체 추출 결과를 보였다.

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  8. [국내논문]   Programmable Vertex Shader를 내장한 3차원 그래픽 지오메트리 가속기 설계   피인용횟수: 2

    하진석 (서경대학교 컴퓨터공학과 ) , 정형기 (서경대학교 컴퓨터공학과 ) , 김상연 (서경대학교 컴퓨터공학과 ) , 이광엽 (서경대학교 컴퓨터공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 53 - 58 , 2006 , 1229-6368 ,

    초록

    버텍스 쉐이더는 fixed function T&L(Transform and Lighting) 엔진의 유연성을 향상시키고, 이전보다 다양한 3D 그래픽 효과를 표현하기 위하여 설계되었다. 본 논문의 쉐이더는 DirectX 8.1 의 Vertex Shader 1.1 과 OpenGL ARB에 기초하여 설계하였다. 버텍스 쉐이더는 벡터 연산을 위하여 4개의 ALU로 구성된다. 작은 면적의 저전력 설계를 위하여 32비트 부동소수점 데이터 형식을 24비트 데이터 형식으로 대체하였다. 버텍스 쉐이더 코어의 동작 검증을 위하여 Xilinx Virtex2 300M gate 모듈을 사용하였다. 시납시스 합성결과 TSMC 0.13um 공정에서 115MHz의 주파수로 동작가능하고, 12.5M Polygons/sec 의 연산성능을 보였다. 버텍스 쉐이더 코어의 면적은 동일 공정에서 11만 게이트를 차지한다.

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  9. [국내논문]   다중 고착 고장을 위한 효율적인 고장 진단 알고리듬  

    임요섭 (연세대학교 전기전자공학과 ) , 이주환 (연세대학교 전기전자공학과 ) , 강성호 (연세대학교 전기전자공학과)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 59 - 63 , 2006 , 1229-6368 ,

    초록

    VLSI의 복잡도가 증가함에 따라, 보다 복잡한 고장이 나타나게 되었다. 단일 고장 진단을 위한 많은 방법들이 연구되어 왔다. 때로는 오류가 존재하는 칩에 대한 다중 결함이 실제 현상을 보다 더 정확하게 반영한다. 따라서 다중 고착 고장을 위한 효율적인 고장 진단 알고리듬을 제한하겠다. 제안하는 매칭 알고리듬은 완전일치공통부분을 고장 진단의 중요한 기준으로 사용함으로써 단일 고착 고장 시뮬레이터 환경에서도 다중 고착 고장을 진단할 수 있다. 또한 각 고장간의 식별성을 높여 다중 고착 고장을 진단함에도 불구하고, 고장 후보의 수를 획기적으로 줄일 수 있었다. 이를 위하여 출력단의 수에 따른 가중치 개념과 가산, 감산 연산을 사용하였다. 제안한 매칭 알고리듬은 ISCAS85회로와 완전 주사 스캔이 삽입된 ISCAS89회로에서 실험하여 성능을 입증하였다.

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  10. [국내논문]   MCM-D 공정기술을 이용한 V-BAND FILTER 구현에 관한 연구  

    유찬세 (서울대학교 전기컴퓨터공학부 ) , 송생섭 (서울대학교 전기컴퓨터공학부 ) , 박종철 (전자부품연구원 ) , 강남기 (전자부품연구원 ) , 차종범 (전자부품연구원 ) , 서광석 (서울대학교 전기컴퓨터공학부)
    電子工學會論文誌. Journal of the Institute of Electronics Engineers of Korea. SD, 반도체 v.43 no.9 = no.351 ,pp. 64 - 68 , 2006 , 1229-6368 ,

    초록

    본 연구에서는 Si bump를 이용해 기판의 기계적, 열적 특성을 개선한 MCM-D 기판공정을 개발하였고, 이를 system-on-package(SOP)-D개념의 system 구현에 적용하고자 하였다. 이 과정에서 밀리미터파 대역에 적용될 수 있는 필터를 설계하고 구현하여 그 특성을 관찰하였다. 두 가지 형태의 필터를 구현하였는데 첫 번째는 공진기간의 커플링을 이용한 구조로서 2층의 금속층과 3층의 유전체(BCB)를 이용하였다. 구현된 필터 특성은 중심주파수 55 GHz에서의 삽입손실이 2.6 dB이고 군지연이 0.06 ns정도로 우수한 특성을 나타내었다. 또한 일반적으로 알려진coupled line 형태의 필터를 구현하였는데 삽입손실이 3 dB, 군지연이 0.1 ns정도의 특성을 나타내었다. 이렇게 내장형 필터를 포함한 MCM-D 기판은 MMIC를 flip-chip 방법으로 실장 할 수 있어서 집적화된 밀리미터파 대역 초소형 system 구현에 적용되어 우수한 특성을 나타낼 것으로 기대된다.

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