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정보과학회논문지. Journal of KIISE. 시스템 및 이론 9건

  1. [국내논문]   대기시간 데드라인 조건을 고려한(n, k)-way 시스템의 가용 성능 분석  

    박기진 (안양대학교 컴퓨터학과 ) , 김성수 (아주대학교 정보통신전문대학원)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 445 - 453 , 2003 , 1229-683x ,

    초록

    일정 수준의 시스템 성능을 제공하기 위해 다수의 서버를 클러스터로 연결하여 동시에 가동할 경우, 서버의 가동 대수가 증가함으로 인해 발생하는 가용도 저하 문제를 해결해야 하며, 이를 위해서는 시스템의 성능 변화를 반영할 수 있는 가용 성능에 대한 명확한 정의가 요구된다. 기존의 가용도에 관한 연구들은 시스템의 성능(대기시간, 응답시간 등)을 고려하지 않는 가용도 계산 모델이 주를 이루고 있으며, 또한 클러스터 시스템을 구성하는 주 서버의 결함 발생을 허용하기 위한 방안에 대한 연구가 부족하였다. 본 논문에서는 위와 같은 문제점들에 대한 해결 방안의 일환으로, 비용 효율적인 결함허용을 위해 n 대의 주 서버와 k 대의 여분서버로 구성된 클러스터 시스템에서 대기시간을 일정 수준이하로 만족시키는지에 근거한 새로운 가용도 척도를 제시하였으며, 다양한 시스템 운영 상태에 대한 실험을 통하여, 시스템의 대기 시간 데드라인 성능이 포함된 보다 현실적인 가용도 및 downtime을 계산하였다.

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  2. [국내논문]   RNS상에서 시간 및 공간 복잡도 향상을 위한 병렬 모듈러 곱셈 알고리즘  

    박희주 (경일대학교 컴퓨터공학과 ) , 김현성 (경일대학교 컴퓨터공학과)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 454 - 460 , 2003 , 1229-683x ,

    초록

    본 논문에서는 RNS 시스템 상에서 시간 및 공간 복잡도 향상을 위한 병렬 모듈러 곱셈 알고리즘을 제안한다. 모듈러 감소를 위해서 새로운 테이블 참조 방식을 사용한다. 테이블 참조시 RNS 시스템이 비 가중치 시스템이므로 대수 비교를 비교하기 위해서 MRS 시스템을 이용한다. 제안한 곱셈 알고리즘은 RNS 컴퓨터 상에서 상대적으로 계간하기 쉬운 MRS 시스템을 사용함으로써 대수 비교를 효율적으로 수행할 수 있다. 기존의 RNS 시스템 상에서 테이블 감소를 이용한 모듈러 곱셈 알고리즘과 비교시 전체 테이블의 크기를 1/2로 줄일 수 있고, 산술 연산도 2ㅣ 개의 프로세서를 사용하여 0(ι) 만에 수행할 수 있다.

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  3. [국내논문]   링 구조 NUMA 시스템에서 적응형 다중 그레인 원격 캐쉬 설계  

    곽종욱 (서울대학교 전기컴퓨터공학부 ) , 장성태 (수원대학교 정보공학대학 컴퓨터학과 ) , 전주식 (서울대학교 공과대학 전기컴퓨터공학부)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 461 - 476 , 2003 , 1229-683x ,

    초록

    메모리 병목현상의 완화와 구현상의 용이함으로 인해 NUMA 시스템이 지난 수년 동안 전형적인 다중 프로세서 시스템으로 자리를 잡아 왔다. 하지만 NUMA 시스템은 그 구조의 특성상 원격 메모리로의 접근 비율이 커질수록 응답 속도의 지연이 심화되므로, NUMA 시스템의 구현에 있어서 원격 캐쉬의 효율적인 설계를 요구한다. 본 논문에서는 보다 효율적인 원격 캐쉬의 설계를 목표로 하여, 원격 캐쉬 상에서 실제 응용 프로그램의 공유 단위(Granularity of Sharing)의 패턴을 분석하여 원격 캐쉬의 라인 사이즈를 실행 시간에 가상적으로 변화시킬 수 있는“다중 그레인 원격 캐쉬”방식을 제안한다. 그리고 이를 MINT를 통해 모델링한 후 시뮬레이션을 수행하고 그 결과를 분석한다. 시뮬레이션에서는 먼저 Profile-Based 방식을 이용하여 각 응용 프로그램별 최적의 원격 캐쉬 라인 사이즈를 찾아내고, 이를 이용하여 기존의 일반적인 NUMA 시스템에서의 원격 캐쉬와 본 논문에서 제안한 다중 그레인 원격 캐쉬와의 상호 비교를 통해 성능상의 차이점을 비교, 분석한다. 그 후 다중 그레인 원격 캐쉬가 시스템과 응용 프로그램간의 다양한 관계 속에서도 항상 최악의 경우를 피하면서 최적의 경우와 유사한 결과를 가짐을 보인다.

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  4. [국내논문]   조합 경매에서의 최적 분배를 위한 빠른 알고리즘  

    송진우 (연세대학교 컴퓨터과학과 ) , 양성봉 (연세대학교 컴퓨터과학과)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 477 - 486 , 2003 , 1229-683x ,

    초록

    조합 경매에서는 구매자들이 원하는 상품들을 조합해서 입찰할 수 있다. 그러나 판매자의 이익을 최대로 하는 구매자들, 즉 조합 경매의 승자를 결정하는 문제는 NP-complete이다. 적절한 시간 내에 승자를 찾기 위해서 분기 한정법(branch-and-bound)을 사용할 때, 구매자들의 비드(bid)들 중에서 어떤 비드를 선택해서 분기할 것인가를 결정해야 한다. 이 때, 비드를 선택하는 휴리스틱이 분기 한정법의 성능을 결정하는 중요한 역할을 한다. 본 논문에서는 조합경매의 승자를 결정하기 위해서 분기 한정법과 Linear Programming(LP)를 사용하는 알고리즘을 설계하고, 분기할 비드를 선택하기 위하여 분기할 비드와 충돌하는 비드들을 동시에 고려하는 비드 선택 휴리스틱을 제안한다. 그리고 최대 한계치를 재 사용하는 경우를 찾아내서 알고리즘의 수행시간을 줄였다. 알고리즘의 수행 성능을 평가하기 위해서 다섯 가지의 데이타 분포에 대한 실험 결과를 이전 논문들과 비교했다. 제시한 휴리스틱을 사용한 알고리즘은 두 가지 데이타 분포에서는 더 빠른 성능을 보였고 나머지 세 분포에서는 비슷한 성능을 보였다.

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  5. [국내논문]   비밀조각의 재사용이 가능한 권한 위임 비밀분산법의 설계  

    양성미 (이화여자대학교 컴퓨터학과 ) , 박소영 (이화여자대학교 컴퓨터학과 ) , 이상호 (이화여자대학교 컴퓨터학과)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 487 - 493 , 2003 , 1229-683x ,

    초록

    비밀분산법이란 하나의 비밀정보(Secret)를 분산시켜 다수의 참가자에게 공유시키고, 필요시 허가된 참가자 부분집합만이 비밀정보를 복원할 수 있는 암호 프로토콜이다 비밀정보 복원을 위한 다양한 접근구조를 반영하는 비밀분산법이 제안되었는데, 본 논문에서는 계층구조에 적용 가능하고 재사용이 가능한 새로운 비밀분산법을 제안한다. 즉. 참가자들은 계층구조의 상위 레벨부터 비밀정보 복원에 대한 우선권을 갖고, 상위 레벨에 속하는 참가자들이 부재 시에는 하위 레벨에 속하는 참가자들은 위임티켓 (delegation ticket)을 전송하여 비밀정보의 복원 권한을 위임할 수 있다 또한, 각 참가자는 초기에 생성한 하나의 비밀조각으로 서로 다른 비밀정보를 복원하는데 참석할 수 있도록 함으로써, 계층그룹에서 비밀 조각의 재사용이 가능하도록 한다.

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  6. [국내논문]   AES 암호화 모듈을 내장한 IC카드 인터페이스 칩? 개발  

    김동순 (전자부품연구원 DMB 사업단 ) , 이성철 (전자부품연구원 SOC연구센터)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 494 - 503 , 2003 , 1229-683x ,

    초록

    본 논문에서는 각종 전자화폐 및 신용카드를 수용할 수 있도록 WindowsCE 운영체제를 지원하고, 국제적인 표준인 ISO-7816과 호환 가능한 IC카드용 칩의 구현에 관해 기술하였으며, 고성능의 32비트 ARM720T Core와 AES(Advanced Encryption System) 암호 모듈을 내장한 IC카드 칩 의 구성 방법에 관해 제안하였다. 본 논문에서 제안한 IC카드 칩 은 T=0, T=1 프로토콜을 지원하는 6개의 ISO 7816 전용 인터페이스포함하고 있으며, 이중 2개는 사용자카드와의 인터페이스를 위해 사용되고 나머지 4개는 SAM 카드와 인터페이스를 위해 사용되도록 설계되었다. 본 논문에서 제안한 IC카드 인터페이스 칩 은 소프트웨어 기반의 인터페이스 칩 과 비교해 약 70%의 속도 향상을 얻을 수 있었으며, 하이닉스의 0.35um 공정을 이용해 제작 검증하였다.닉스의 0.35um 공정을 이용해 제작 검증하였다.

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  7. [국내논문]   회로의 대칭성을 이용한 다단계 논리회로 회로에서의 전력 최소화 기법  

    정기석 (홍익대학교 전산학과 ) , 김태환 (한국과학기술원 전자전산학과)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 504 - 511 , 2003 , 1229-683x ,

    초록

    논리회로 합성에서 함수의 대칭성을 이용하여 면적이나 시간 지연을 최소화하는 문제는 많은 시간동안 연구되어 왔다. 본 논문은 최근 들어 면적이나 시간지연 보다도 더 중요하게 여겨지는 전력 소모를 최소화하는데, 회로 대칭성이 어떻게 이용되는 지에 대한 연구를 소개한다. 이 논문에서 회로의 대칭성에 대한 폭넓은 정의를 소개하고, 각 대칭성간의 관계에 대해 논의하며, 각 회로의 대칭성이 어떻게 전력을 줄이는데 유용할 수 있는지에 대해 논의한다. 또한, 회로에 존재하는 주 입력(primary input)과 내부 노드사이에 존재하는 대칭성을 찾아내는 알고리즘을 소개한다. 이 논문에서 소개하는 알고리즘의 특징은 첫째, 면적이나 속도지연의 증가가 거의 없이, 전력 소모를 줄여주는 효과적인 재합성 기법이란 것이다. 둘째, 대부분의 다른 휴리스틱(heuristic) 알고리즘과는 달리, 회로의 스위칭 (switching) 양에 있어 단조 향상(monotonic improvement)을 보장한다. 이미 잘 알려진 바와 같이 CMOS 회로에서는 스위칭 양이 전력소모에 대부분을 차지하므로, 알고리즘의 적용 후에 회로가 전력 소모 면에서 계속적인 향상을 이룰 수 있게 한다는 점에서 매우 효과적이라 하겠다. 알고리즘의 효과를 검증하기 위해서, MCNC 벤치마크 회로를 이용하여 실험을 시행하였고, 실험 결과, 속도나 면적에 대한 오버헤드가 거의 없으면서 평균 12%의 전력 소모를 줄일 수 있었다.

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  8. [국내논문]   시분할 FPGA 합성에서 마이크로 레지스터 개수에 대한 하한 추정 기법  

    엄성용 (서울여자대학교 정보통신공학부)
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 512 - 522 , 2003 , 1229-683x ,

    초록

    시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.

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  9. [국내논문]   논문지 투고규정  

    편집부
    정보과학회논문지. Journal of KIISE. 시스템 및 이론 v.30 no.9 ,pp. 603 - 603 , 2003 , 1229-683x ,

    초록

    시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.

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