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보고서 상세정보

멀티미디어 컨버전스 네트워크 온 칩 기술 개발
Multimedia Convergence Network on Chip Technology Development

  • 사업명

    IT성장동력기술개발

  • 과제명

    멀티미디어 컨버전스 네트워크 온 칩 기술 개발

  • 주관연구기관

    한국전자통신연구원
    Electronics and Telecommunications Research Institute

  • 연구책임자

    이범철

  • 참여연구자

    김정식   전경표   박영호   이정희   유태환   황현용   박대근   이승우   임선환   김정환   이재민   ...  

  • 보고서유형

    최종보고서

  • 발행국가

    대한민국

  • 언어

    한국어

  • 발행년월

    2009-02

  • 과제시작년도

    2008

  • 주관부처

    지식경제부

  • 사업 관리 기관

    정보통신연구진흥원
    Institute for Information Technology Advancement

  • 등록번호

    TRKO200900074432

  • 과제고유번호

    1415086668

  • DB 구축일자

    2013-04-18

  • 초록 


    $\circ$ Thesis of concept and deduction of technology for multimedia convergence NoC
    - Requirements and functionali...

    $\circ$ Thesis of concept and deduction of technology for multimedia convergence NoC
    - Requirements and functionality definitions for multimedia convergence NoC
    - Deduction of core technology for next generation convergence set-top box and premium gateway
    - Deduction of differentiated technology for next generation convergence set-top box and premium gateway
    $\circ$ Development of core technology for multimedia convergence NoC
    - Development of core technology that can be used in both next generation convergence set-top box and premium gateway
    - Development of intellectual property that can be used in NoC in general
    $\circ$ Development of differentiated technology for multimedia convergence NoC
    - Development of high precision network synchronization technology
    - Development of flow based integrated traffic processing technology
    - Development of wire and wireless synchronization technology
    - Development of SVC distribution technology with bandwidth flexibility
    $\circ$ Design and implementation of multimedia convergence NoC
    - Design of NoC applicable to next generation convergence set-top box and premium gateway
    - Implementation of NoC FPGA applicable to next generation convergence set-top box and premium gateway
    $\circ$ Development of verification environment for multimedia convergence NoC
    - Design and implementation of PBA for verifying NoC functionality
    - Design and implementation of FPGA platform for verifying functionality
    - Verification of core and differentiated functionalities.
    - Verification of NoC FPGA functionality


    $\circ$ 멀티미디어 컨버전스 NoC 개념 정립 및 기술 도출
    - 멀티미디어 컨버전스 NoC 요구사항 및 기능 정의
    - 차세대 융합 Set-Top Box 및 프리미엄급 게이트웨이의 핵심 기술 도출...

    $\circ$ 멀티미디어 컨버전스 NoC 개념 정립 및 기술 도출
    - 멀티미디어 컨버전스 NoC 요구사항 및 기능 정의
    - 차세대 융합 Set-Top Box 및 프리미엄급 게이트웨이의 핵심 기술 도출
    - 차세대 융합 Set-Top Box 및 프리미엄급 게이트웨이의 차별화 기술 도출
    $\circ$ 멀티미디어 컨버전스 NoC 핵심 기술 개발
    - 차세대 융합 Set-Top Box 및 프리미엄급 게이트웨이에서 공통으로 사용 가능한 핵심 기술 개발
    - 네트워크 온 칩에서 범용으로 사용 가능한 핵심 IP(Intellectual Property) 개발
    $\circ$ 멀티미디어 컨버전스 NoC 차별화 기술 개발
    - 고정밀 네트워크 동기 기술 개발
    - 플로우 기반 통합 트래픽 처리 개발
    - 유무선 연동 동기 기술 개발
    - 대역폭 유연성을 갖는 SVC(Scalable Video Coding) 분배 기술 개발
    $\circ$ 멀티미디어 컨버전스 NoC 설계 및 구현
    - 차세대 융합 Set-Top Box 및 프리미엄급 게이트웨이에 적용 가능한 NoC 설계
    - 차세대 융합 Set-Top Box 및 프리미엄급 게이트웨이에 적응 가능한 NoC FPGA 구현
    $\circ$ 멀티미디어 컨버전스 NoC 검증 환경 개발
    - NoC 기능 검증용 PBA 설계 및 구현
    - 기능 검증 FPGA 플랫폼 설계 및 구현
    - 핵심 및 차별화 기능 검증
    - NoC FPGA 기능 검증


  • 목차(Contents) 

    1. 제 1 장 서론 ...39
    2. 제 1 절 연구의 중요성 ...39
    3. 제 2 절 연구 목표 및 내용 ...41
    4. 제 3 절 과제수행 방법 ...47
    5. 제 4 절 보고서 체계 ...50
    6. 제 2 장 차별화 기술 ...53
    7. 제 1 절 고정밀 네트워크 동기 ...53<...
    1. 제 1 장 서론 ...39
    2. 제 1 절 연구의 중요성 ...39
    3. 제 2 절 연구 목표 및 내용 ...41
    4. 제 3 절 과제수행 방법 ...47
    5. 제 4 절 보고서 체계 ...50
    6. 제 2 장 차별화 기술 ...53
    7. 제 1 절 고정밀 네트워크 동기 ...53
    8. 제 2 절 통합 트래픽 제어 ...67
    9. 제 3 절 유무선 연동(접속) 동기 ...74
    10. 제 4 절 SVC 분배 ...83
    11. 제 3 장 멀티미디어 컨버전스 네트워크 온 칩 IP 개발 ...93
    12. 제 1 절 스위치 코아 ...93
    13. 제 2 절 Calendar Queue Scheduler ...115
    14. 제 3 절 Network Processor Core ...129
    15. 제 4 절 AMBA3 AXI ...145
    16. 제 5 절 Classifier ...160
    17. 제 6 절 IP 포워딩 ...174
    18. 제 7 절 IEEE1588 MAC ...189
    19. 제 8 절 10G MAC ...226
    20. 제 9 절 10G Scheduler ...237
    21. 제 10 절 SPI4.2 ...245
    22. 제 4 장 멀티미디어 컨버전스 네트워크 온 칩 설계 및 FPGA 구현 ...279
    23. 제 1 절 기능 ...279
    24. 제 2 절 구조 설계 ...280
    25. 제 3 절 기능 구현 ...282
    26. 제 4 절 제원 ...284
    27. 제 5 절 융합 게이트웨이 FPGA 개발 ...286
    28. 제 5 장 레퍼런스 플랫폼 개발 및 기능 검증 ...293
    29. 제 1 절 NoC 핵심 IP 검증 보드 ...293
    30. 제 2 절 NoC 주요 기능 검증 보드 ...304
    31. 제 3 절 기능 검증 ...316
    32. 제 6 장 성능 분석 ...323
    33. 제 1 절 회선 및 패킷 통합 처리 ...323
    34. 제 2 절 네트워크 동기 ...337
    35. 제 7 장 결론 ...351
    36. 약어표 ...355
    37. 부록1. 특허 ...361
    38. 부록2. 논문 ...363
    39. 부록3. 프로그램 ...365
    40. 부록4. 기고서 ...367
    41. 부록5. 기술문서 ...368
    42. 부록6. 위탁연구 ...376
    43. 표 3-1-1. L2/L3 엔진 인터페이스 신호 목록 ...94
    44. 표 3-1-2. CPU Local Bus 인터페이스 신호 목록 ...95
    45. 표 3-1-3. 시스템 인터페이스 신호 목록 ...95
    46. 표 3-2-1. Calendar Queue Scheduler 인터페이스 신호 목록 ...118
    47. 표 3-4-1. AMBA3 AXI 호환 버스 인터페이스 신호 목록 ...152
    48. 표 3-4-2. Lock Access 기능 목록 ...158
    49. 표 3-4-3. $12{\times}12$ AXI 호환 버스 특성 ...160
    50. 표 3-4-4. $10{\times}10$ AXI 스위치의 90nm 제조 공정에서 특성 비교 ...160
    51. 표 3-5-1. JUMP ID 목록 ...162
    52. 표 3-5-2. Classifier 인터페이스 신호 목록 ...164
    53. 표 3-5-3. Pre_QIT 구성 필드 ...169
    54. 표 3-5-4. Post_QIT 구성 필드 ...171
    55. 표 3-5-5. Rule Table 구성 필드 ...173
    56. 표 3-6-1. IP 포워딩 인터페이스 신호 목록 ...180
    57. 표 3-7-1. 노드 역할별 기능 목록 ...191
    58. 표 3-7-2. IP 버전별 기능 목록 ...192
    59. 표 3-7-3. IEEE1588 MAC IP 인터페이스 설명 ...193
    60. 표 3-7-4. RGMII IF. $\leftrightarrow$ PHYSICAL/MAC 인터페이스 신호 목록 ...194
    61. 표 3-7-5. MII IF. $\leftrightarrow$ PHYSICAL/MAC 인터페이스 신호 목록 ...195
    62. 표 3-7-6. HOST 인터페이스 신호 목록 ...196
    63. 표 3-7-7. SYS 인터페이스 신호 목록 ...197
    64. 표 3-7-8. NSE $\leftrightarrow$ RGMII/MII 인터페이스 신호 목록 ...197
    65. 표 3-7-9. NSE $\leftrightarrow$ HOST 인터페이스 신호 목록 ...199
    66. 표 3-7-10. RGMII IF. $\leftrightarrow$ HOST 인터페이스 신호 목록 ...199
    67. 표 3-7-11. GMACTX의 state 설명 ...204
    68. 표 3-7-12. TXETHMAC의 TX state 설명 ...209
    69. 표 3-7-13. PTP Message Detection 지점 ...213
    70. 표 3-8-1. 10G MAC 인터페이스 신호 목록 ...229
    71. 표 3-10-1. SPI4.2 Tx 인터페이스 신호 목록 ...249
    72. 표 3-10-2. SPI4.2 Rx 인터페이스 신호 목록 ...249
    73. 표 3-10-3. SPI4.2 Rx 사용자 인터페이스 신호 목록 ...250
    74. 표 3-10-4. SPI4.2 Tx 사용자 인터페이스 신호 목록 ...252
    75. 표 3-10-5. SPI4.2 Rx CPU 인터페이스 신호 목록 ...254
    76. 표 3-10-6. SPI4.2 Tx CPU 인터페이스 신호 목록 ...255
    77. 표 4-1-1. 기능 분류 표 ...279
    78. 표 4-1-2. 융합게이트웨이 블록 별 적용 IP ...288
    79. 표 4-1-3. FPGA 별 블록 구성 ...289
    80. 표 5-3-1. 핵심 기능 검증 목록 ...317
    81. 표 5-3-2. 차별화 기능 검증 목록 ...318
    82. 그림 1-1-1. 연구 개발 추진 체계(산학연 공동 연구개발 추진) ...48
    83. 그림 2-1-1. 타임 스탬핑을 통한 네트워크 동기 프로토콜 ...56
    84. 그림 2-1-2. 타임 스탬핑의 시간 해상도에 따른 오차 ...57
    85. 그림 2-1-3. PDV 영향에 의한 오차 ...58
    86. 그림 2-1-4. 고정밀 타임 스탬핑에 의한 시간 오차 감소 ...59
    87. 그림 2-1-5. Delay Line을 이용한 다중 위상 클럭 생성기 ...60
    88. 그림 2-1-6. ToD 전체에 alpha 값을 곱해주는 경우 ...61
    89. 그림 2-1-7. 주기에 alpha 값을 곱하여 ToD 값을 생성하는 경우 ...62
    90. 그림 2-1-8. 보상된 alpha 값과 ToD 값 ...63
    91. 그림 2-1-9. 시간 해상도 제한에 의한 네트워크 동기의 성능 열화 ...65
    92. 그림 2-1-10. 위상 제어를 이용한 슬레이브 동기 구조 ...65
    93. 그림 2-1-11. 외부 필터를 추가한 슬레이브 기능 구조 ...66
    94. 그림 2-2-1. 가상 출력 큐 방식의 스케줄러를 이용한 크로스바 스위치 ...68
    95. 그림 2-2-2. 동적 대역 관리 개념도 ...71
    96. 그림 2-2-3. RCSP 스케줄링 방식 개념도 ...72
    97. 그림 2-2-4. 캘린더 큐 스케줄러 개념도 ...73
    98. 그림 2-3-1. 물리적 클럭의 오류의 예 ...79
    99. 그림 2-3-2. 두 노드사이의 주파수 skew 현상 ...80
    100. 그림 2-3-3. 타임 스탬핑 위치 ...81
    101. 그림 2-3-4. 송수신기의 시각 측정 장치 사이의 오류 ...82
    102. 그림 2-4-1. SVC encoder ...84
    103. 그림 2-4-2. SVC Tier 구조 ...85
    104. 그림 2-4-3. NAL 유닛 헤더 ...86
    105. 그림 2-4-4. 기존 방식의 IPTV 분배 네트워크 구조 ...86
    106. 그림 2-4-5. SVC를 효율적으로 전송하기 위한 제안된 분배 네트워크 구조 ...88
    107. 그림 2-4-6. 데이터 량의 비교 ...89
    108. 그림 2-4-7. 게이트웨이의 구조 ...89
    109. 그림 3-1-1. 스위치 코아 인터페이스 ...94
    110. 그림 3-1-2. 스위치코아 구조도 ...97
    111. 그림 3-1-3. Queue Manager의 구조 ...101
    112. 그림 3-1-4. Queue Manager가 사용하는 각 메모리의 초기화 상태 ...102
    113. 그림 3-1-5. Enqueue에 관련된 신호들과 Data Flow ...104
    114. 그림 3-1-6. 메모리에 저장되는 데이터 포맷 ...105
    115. 그림 3-1-7. Dequeue에 관련된 신호들과 Data Flow ...106
    116. 그림 3-1-8. Priority Map을 이용한 priority 처리 ...108
    117. 그림 3-1-9. Free Cell Queue 예제 ...109
    118. 그림 3-1-10. De-Queue Process 예제 ...110
    119. 그림 3-1-11. 각 프로세서별 메모리 할당 ...111
    120. 그림 3-1-12. 메모리 억세스 방식 예 ...113
    121. 그림 3-1-13. 한 셀이 여러 패킷에 의해 공유될 때 reference count값 ...114
    122. 그림 3-2-1. Calendar Queue Scheduler의 인터페이스 ...117
    123. 그림 3-2-2. Calendar Queue Scheduler의 블록도 ...121
    124. 그림 3-2-3. Calendar Queue Scheduler의 블록도 및 외부 인터페이스 ...122
    125. 그림 3-2-4. EQ_MANAGER의 블록도 및 외부 인터페이스 ...123
    126. 그림 3-2-5. EQ_PTR_CTL의 블록도 및 외부 인터페이스 ...124
    127. 그림 3-2-6. DQ_MANAGER의 블록도 및 외부 인터페이스 ...125
    128. 그림 3-2-7. PTR_SELECTOR의 블록도 및 외부 인터페이스 ...126
    129. 그림 3-2-8. PRI0_PTR_CTL의 블록도 및 외부 인터페이스 ...128
    130. 그림 3-2-9. DROP_PTR_CTL의 블록도 및 외부 인터페이스 ...129
    131. 그림 3-3-1. 비트 스트림 연산 ...131
    132. 그림 3-3-2. Overlay 연산 ...131
    133. 그림 3-3-3. OVERLAY 명령어 그룹 ...132
    134. 그림 3-3-4. SPECIFIC 그룹 명령어 구조 ...133
    135. 그림 3-3-5. COMPARE 그룹 명령어 셋 ...134
    136. 그림 3-3-6. 입출력 인터페이스 ...135
    137. 그림 3-3-7. 설계한 범용 ASIP ...136
    138. 그림 3-3-8. Instruction Fetch Stage ...137
    139. 그림 3-3-9. Instruction Decode Stage ...138
    140. 그림 3-3-10. Execution Stage ...139
    141. 그림 3-3-11. Memory Operation ...139
    142. 그림 3-3-12. Write-back Stag ...140
    143. 그림 3-3-13. OVERLAY 그룹 하드웨어 구조 ...141
    144. 그림 3-3-14. COMPARE 그룹 하드웨어 구조 ...142
    145. 그림 3-3-15. SPECIFIC 그룹 하드웨어 구조 ...143
    146. 그림 3-3-16. 실행 싸이클 비교 ...144
    147. 그림 3-4-1. 쓰기 동작 시의 Handshaking ...147
    148. 그림 3-4-2. 읽기 동작 시의 Handshaking ...147
    149. 그림 3-4-3. 다중 Transaction ...150
    150. 그림 3-4-4. 다중 Transaction의 장점 ...151
    151. 그림 3-4-5. Interleaving 동작의 예시 ...151
    152. 그림 3-4-6. $3{\times}3$ AXI 스위치 구조 ...154
    153. 그림 3-4-7. 마스터 포트(좌) 및 슬레이브 포트의 구조(우) ...156
    154. 그림 3-4-8. 주소 디코더 구조 ...156
    155. 그림 3-4-9. 중재기 구조 ...157
    156. 그림 3-5-1. 분류 및 플로우 관리 구조도(하드웨어) ...168
    157. 그림 3-5-2. Pre QIT 구조도 ...169
    158. 그림 3-5-3. Post QIT 구조도 ...171
    159. 그림 3-5-4. 패킷 분류기 룰 테이블 구성도 ...173
    160. 그림 3-6-1. IP Forwarding 블록도 ...184
    161. 그림 3-6-2. L3 Forwarding Flow Chart ...186
    162. 그림 3-7-1. IEEE1588 MAC IP 인터페이스 ...193
    163. 그림 3-7-2. IEEE1588v1 MAC IP 구조도 ...201
    164. 그림 3-7-3. MAC 구조도 ...202
    165. 그림 3-7-4. GMAC 구조도 ...203
    166. 그림 3-7-5. FMAC의 구조 ...208
    167. 그림 3-7-6. 표 3-7-12를 바탕으로 한 state machine ...210
    168. 그림 3-7-7. IEEE1588v1-ACTIVE 구조도 ...212
    169. 그림 3-7-8. IEEE1588v1-SLAVE 구조도 ...212
    170. 그림 3-7-9. PTP Message Detection 블록도 ...214
    171. 그림 3-7-10. TIME STAMPING and PTP_ID Capture 블록도 ...215
    172. 그림 3-7-11. Delay-Req Message Generation Timer 블록도 ...216
    173. 그림 3-7-12. IEEE 1588 Active Arbitration ...217
    174. 그림 3-7-13. IEEE 1588 Passive Arbitration ...218
    175. 그림 3-7-14. IE3E1588v2 및 IEEE1588v12 MAC IP 구조도 ...219
    176. 그림 3-7-15. IEEE1588v2 및 IEEE1588v12 MAC IP TOD 구조도 ...220
    177. 그림 3-7-16. IEEE1588v2(v12) PTP Message Processor 구조도 ...222
    178. 그림 3-8-1. 10G MAC 인터페이스 신호 구성 ...229
    179. 그림 3-8-2. 10G MAC 블록 구성도 ...231
    180. 그림 3-8-3. FIFO 내부 구성도 ...232
    181. 그림 3-8-4. 10G MAC 내부 구성도 ...233
    182. 그림 3-8-5. MDIO 내부 구성도 ...236
    183. 그림 3-9-1. 패킷 큐 매니저의 외부 인터페이스 ...239
    184. 그림 3-9-2. 패킷 큐 매니저와 외부 블록간의 상호작용 ...241
    185. 그림 3-9-3. Output queue 방식의 FIFO를 가진 포트 ...242
    186. 그림 3-9-4. 패킷 큐 매니저의 구조 ...243
    187. 그림 3-9-5. Register FIFO와 Memory FIFO ...245
    188. 그림 3-10-1. SPI4.2 구성도 ...246
    189. 그림 3-10-2. SPI4.2 인터페이스 ...248
    190. 그림 3-10-3. SPI4.2 Rx 블록도 ...257
    191. 그림 3-10-4. Quad Sampling ...258
    192. 그림 3-10-5. Byte Sync Mode ...259
    193. 그림 3-10-6. SPI4 Dip4 Calculation ...260
    194. 그림 3-10-7. SPI4Rx_Verify Module ...260
    195. 그림 3-10-8. Synchronization State Machine ...261
    196. 그림 3-10-9. Spi4Rx Data Path State Diagram ...262
    197. 그림 3-10-10. SPI4Rx_Verify : WrCtrl ...263
    198. 그림 3-10-11. Per-Port State Diagram with Transition Control Words ...264
    199. 그림 3-10-12. SPI4Rx_StatGen Module ...265
    200. 그림 3-10-13. SPI4 FIFO Status Channel Transitions ...265
    201. 그림 3-10-14. SPI4 Tx Block Diagram ...266
    202. 그림 3-10-15. Spi4Tx_Ctrl Block ...268
    203. 그림 3-10-16. Spi4Tx_control Compactor Bin ...270
    204. 그림 3-10-17. Spi4Tx_Control Compactor ...271
    205. 그림 3-10-18. Spi4 Dip4 Calculation ...272
    206. 그림 3-10-19. Spi4 Train Sequence Generation ...273
    207. 그림 3-10-20. Spi4 FIFO Status Channel Transitions ...274
    208. 그림 3-10-21. SPi4 FIFO Status Example ...275
    209. 그림 4-1-1. 간략화한 네트워크 온 칩의 기능 구조도 ...281
    210. 그림 4-1-2. 융합 게이트웨이 구조 ...288
    211. 그림 5-1-1. NoC 핵심 IP 기능 검증 보드의 블록도 ...295
    212. 그림 5-1-2. NoC 핵심 IP 기능 검증 보드의 클럭부 블록도 ...298
    213. 그림 5-1-3. NoC 핵심 IP 기능 검증 보드 ...304
    214. 그림 5-2-1. NoC 주요 기능 검증 보드의 PBA 블록도 ...306
    215. 그림 5-2-2. ADV07-SW1의 클럭부 블록도 ...309
    216. 그림 5-2-3. ADV07-SW2 클럭부 블록도 ...310
    217. 그림 5-2-4. NoC 주요 기능 검증 보드의 실물 사진 ...316
    218. 그림 6-1-1. 회선 및 패킷 통합 처리 스케줄러 구조 ...324
    219. 그림 6-1-2. VCT 계산을 위한 개념도 ...328
    220. 그림 6-1-3. 트래픽 쉐이핑 효과 ...329
    221. 그림 6-1-4. 회선 플로우의 대역 제어 순서도 ...329
    222. 그림 6-1-5. 전체적인 시뮬레이터 모델 ...330
    223. 그림 6-1-6. 시뮬레이션 망 구조 ...331
    224. 그림 6-1-7. 인가된 트래픽 량에 따른 동기 트래픽의 단대단 지연 변화 ...332
    225. 그림 6-1-8. 인가된 트래픽 량에 따른 비동기 트래픽의 단대단 지연 변화 ...333
    226. 그림 6-1-9. 인가된 트래픽 량에 따른 비동기 트래픽의 패킷 폐기율 ...334
    227. 그림 6-1-10. 인가된 트래픽 량에 따른 동기 트래픽의 Throughput ...335
    228. 그림 6-1-11. 인가된 트래픽 량에 따른 비동기 트래픽의 Throughput ...335
    229. 그림 6-2-1. 기존 이더넷 스위치에서 PTP와 일반 데이터 패킷 전송 시험 환경 ...339
    230. 그림 6-2-2. NoC 스위치에서 PTP 및 일반 데이터 패킷 전송 시험 환경 ...340
    231. 그림 6-2-3. PTP 패킷의 유무선 연동 시험 ...341
    232. 그림 6-2-4. 기존 이더넷 스위치에서 PTP 패킷의 시간 오차 측정 ...342
    233. 그림 6-2-5. NoC 스위치에서 PTP 패킷의 시간 오차 측정 ...345
  • 참고문헌

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