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보고서 상세정보

위성 DMB 수신 저전력 복조 ASIC 개발
Development of the low-power demodulator ASIC for satellite DMB systems

  • 사업명

    정보통신산업기술개발(기금)

  • 과제명

    위성 DMB 수신 저전력 복조 ASIC 개발

  • 주관연구기관

    (주)텔에이스

  • 연구책임자

    이헌

  • 참여연구자

    한진희  

  • 보고서유형

    최종보고서

  • 발행국가

    대한민국

  • 언어

    한국어

  • 발행년월

    2005-09

  • 과제시작년도

    2004

  • 주관부처

    정보통신부

  • 사업 관리 기관

    정보통신연구진흥원
    Institute for Information Technology Advancement

  • 등록번호

    TRKO201000015471

  • 과제고유번호

    1440002234

  • DB 구축일자

    2013-04-18

  • 초록 


    The SDMB (Satellite Digital Multimedia Broadcasing) demodulator ASIC which is developed in this project, receives input 16.384 Mc...

    The SDMB (Satellite Digital Multimedia Broadcasing) demodulator ASIC which is developed in this project, receives input 16.384 Mcps spread spectrum signals which conforms to ITU-R BO.1130.4 Digital System E standard, from 2-diversity tuners with the functions of AGC and AFC. It despreads spread spectrum signals and decodes 1 pilot channel and 4 broadcasting channel data. It executes error correction of pilot (including CRC decoding) and broadcasting channel data, and saves the pilot data to be fetched by Host, and transfers the broadcast data to external multimedia decoder in multiplexed parallel or serial format.
    In this project, we applied the Adaptive Receiver Structure(interferece cancellation method) to combat various channel environments and improved the receiver performance dramatically, so it gives much higher performance especially in urban/indoor area compared with conventional demodulators. In addition, we applied the proprietary demodulator structure for fast channel change, which almost eliminates channel transition time elapsed in CDM demodulation and FEC decoding. The conventional demodulation and FEC scheme needs at least 3.257 sec buffering time for default interleaver mode - usually 5~7 sec needed for channel transition including multimedia decoding time.


    2. 기술개발의 목적 및 중요성
    가. 기술개발의 목적
    현재 위성 DMB용 수신기 모뎀은 일본 도시바가 독점 공급하고 있는 상태(삼성전자와 LG전자가 자체 개발한 칩은 자체모델에만 적용) 이며, 휴대폰용 수신기 모뎀 칩은 ...

    2. 기술개발의 목적 및 중요성
    가. 기술개발의 목적
    현재 위성 DMB용 수신기 모뎀은 일본 도시바가 독점 공급하고 있는 상태(삼성전자와 LG전자가 자체 개발한 칩은 자체모델에만 적용) 이며, 휴대폰용 수신기 모뎀 칩은 2005년 중반에 출시 예정으로 있다. 위성 DMB의 규격으로 되어 있는 CDM 규격이 매우 tight하여 (처리이득 64, 동시 Walsh수 32, 방송특성상 전력제어 적용불가) 서비스 활성화를 위해서는 우수한 성능의 복조 ASIC이 필요한 상황이다.
    현재 상용화 단계의 복조 ASIC은 이동통신에서 사용된 일반적인 CDMA 레이크 수신기 형태를 그대로 적용하여 이동통신에서 적용된 규격에 비하여 상대적으로 매우 tight한 규격이 적용된 위성 DMB 시스템에 적용 시 간섭신호가 많이 존재하여 성능저하가 심각한 도심 등의 환경에서 성능적인 측면에서 많은 문제점을 가지고 있다.
    또한 위성 DMB 시스템은 위성으로부터의 신호의 순간적인 단절 등을 극복하기 위하여 인터리빙 깊이를 늘이는 등의 방안을 적용하였는데, 이로 인하여 수신기에서 특별한 대책이 없는 경우, 채널을 변경하는 데에 약 6~7초 정도 소요되어 사용자가 서비스를 이용 하는 데에 큰 불편함이 존재하게 된다.
    이에 본 과제에서는 위성 DMB시스템의 문제점을 근본적으로 극복하기 위하여 간섭제거 기법과 채널전환 알고리즘을 구현하여 다중경로환경에서도 성능이 매우 뛰어나고, 고속의 채널전환이 가능하도록 구성하며, 이러한 성능적, 기능적인 차별화뿐 아니라, 전력소모도 기존 칩의 1/2 이하의 저전력 위성 DMB 복조 ASIC을 개발하고자 한다.
    나. 기술개발의 중요성
    현재 위성 DMB상용 칩의 경우 삼성전자, LG전자, 그리고 일본의 도시바의 3개사의 제품이 출시되어 있다. 삼성전자와 LG전자는 자사 휴대폰 겸용의 위성 DMB수신기에 적용하기 위하여 개발을 하여 상용화한 것이며, 삼성전자와 LG전자외의 휴대폰 제조사나 차량용 단말기 혹은 전용 단말기와 같은 다양한 타입의 수신기를 개발/생산하는 다수의 제조사에서는 일본의 도시바 제품을 사용하여야 하는 상황이다. 따라서, 국내의 기술로 일본 도시바 칩을 대체할 수 있는 칩을 개발한다면 수백억의 수입대체 효과를 기대할 수 있다고 하겠다.
    삼성전자, LG전자, 그리고 도시바의 위성 DMB복조 칩은 시스템적인 문제점인 다중경로에 취약한 문제와 채널전환시간이 많이 소요되는 문제들은 모두 해결하지 못하고 있는 상황이며, 이러한 상황은 위성 DMB서비스가 활성화 되는 데에 장애요소가 되고 있다. 본 과제에서 개발하는 칩의 경우는 이러한 문제점들을 모두 해결하는 차세대의 칩으로서 경쟁력 있는 단말기의 제공과 나아가서 서비스 활성화 등의 큰 의미가 있다고 하겠다.
    3. 연구개발의 내용 및 범위
    가. 연구개발의 내용
    본 과제에서 개발하는 위성 DMB용 복조 칩은 ITU-R BO.1130.4 규격에 의거한 16.384Mcps의 기저대역의 대역확신신호를 2개의 다이버시티 튜너로부터 입력으로 받아서 1개의 파일럿 채널과 4개의 데이터 채널을 복조하고 오류 정정 복호기능을 수행하고 파일럿 데이터는 메모리에 저장하고 데이터 채널의 데이터는 MPEG2 TS stream의 형태로 칩 외부에 있는 멀티미디어 디코더 쪽으로 전달하는 역할을 한다. (이 때의 전달 형식은 직렬 혹은 병렬로 전달 가능하도록 구성한다.)
    본 과제에서는 기본적인 위성 DMB 복조 칩으로서의 동작 뿐 아니라, 적응형 수신구조를 가진 간섭제거기법을 적용하여 구성하며 고속 채널 전환 기법이 도입되어 기존의 복조 칩에 대비하여 높은 성능, 차별화된 기능 및 저전력의 위성 DMB 복조 칩을 개발한다.
    나. 연구개발의 범위
    기본적인 CDM수신 복조 ASIC구성
    다중 경로환경에서의 성능이 2~3 dB의 성능향상을 가져오는 간섭제거 기법의 적용
    CDMA 수신기법은 기존 방식과 달리 저속의 클록 동작으로 구성하도록 구성하는 알고리즘으로 저전력 구조 채택
    기존 모뎀을 사용 시 채널 변경이 5초 이상 걸리는 것에 비하여 본 SoC을 사용할 경우 1 초 이내에서 채널 변경이 가능한 고속 채널 변경 구조 적용


  • 목차(Contents) 

    1. 최종 연구개발결과보고서 ...1
    2. 제출문 ...2
    3. 요약문 ...3
    4. SUMMARY ...8
    5. CONTENTS ...10
    6. 목차 ...12
    7. 표목차 ...14
    8. 그림목차 ...15
    9. 제1장 서론 ...17
    10. 제1절 기술개발의 개요 ...17...
    1. 최종 연구개발결과보고서 ...1
    2. 제출문 ...2
    3. 요약문 ...3
    4. SUMMARY ...8
    5. CONTENTS ...10
    6. 목차 ...12
    7. 표목차 ...14
    8. 그림목차 ...15
    9. 제1장 서론 ...17
    10. 제1절 기술개발의 개요 ...17
    11. 제2절 기술개발 배경 ...19
    12. 제3절 최근 연구 동향 ...23
    13. 제4절 기술 개발의 목적 ...25
    14. 제5절 기술 개발의 중요성 ...26
    15. 1 기술개발의 필요성 ...26
    16. 2 기술 개발의 경쟁력 ...27
    17. 제6절 시장성 ...28
    18. 제2장 기술개발의 범위 및 내용 ...31
    19. 제1절 기술개발의 범위 ...31
    20. 1 위성 DMB복조칩의 규격 ...32
    21. 2 주요 기능 ...33
    22. 제2절 기술개발의 내용 ...35
    23. 1 ADC ...35
    24. 2 RRC ...35
    25. 3 AGC ...36
    26. 4 AFC ...36
    27. 5 DC Offset ...36
    28. 6 Matched Filter ...37
    29. 7 CDM channel ...37
    30. 8 Diversity ...37
    31. 9 Bit de-interleaving ...37
    32. 10 Viterbi Decoding ...38
    33. 11 Byte de-interleaving ...38
    34. 12 Reed-Solomon Decoding ...39
    35. 13 Pilot Data Buffering ...39
    36. 14 Broadcast Channel Data Multiplexing ...40
    37. 15 DM (Diagnostic Monitor) Function ...40
    38. 16 RF Control ...40
    39. 제3장 기술개발의 구현 ...41
    40. 제1절 위성 DMB SoC 상세 설계 및 구성 ...41
    41. 1 위성 DMB 시스템 ...41
    42. 2 수신기 블록도 ...42
    43. 3 SDMB SoC 블록도 ...44
    44. 4 중요 block ...46
    45. 5 Soc 핀 설명 ...50
    46. 6 테스트 ...53
    47. 제2절 SoC구현절차 ...61
    48. 1 SoC design flow ...61
    49. 제3절 SoC설계 결과 ...65
    50. 1 RTL 설계 ...65
    51. 2 Logic 설계 ...68
    52. 3 physical 설계 ...72
    53. 4 power estimation ...74
    54. 5 static timing analysis ...76
    55. 6 formal verification ...77
    56. 7 package chip ...79
    57. 제4장 기존 기술과의 비교 및 성능평가 ...83
    58. 제5장 결론 ...92
    59. 제1절 기술개발결과 정리 ...92
    60. 제2절 활용에 대한 건의 및 기대효과 ...93
    61. 제3절 상용화 계획 ...94
    62. 제6장 참고문헌 ...95
    63. 제7장 부록 ...96
    64. 제1절 Register Descriptions ...96
    65. 1 HOST Top Registers ...96
    66. 2 HOST ANT0 AGC/DC Offset Registers ...99
    67. 3 HOST ANT1 AGC/DC Offset Registers ...102
    68. 4 HOST AFC Registers ...105
    69. 5 HOST Finger Registers ...105
    70. 6 HOST UWS Registers ...106
    71. 7 HOST FEC Registers ...106
    72. 8 HOST Master I2C Registers ...110
    73. 제2절 TSM Evaluation module [EVM] ...112
    74. 1 Speccfication ...112
    75. 2 구성 ...112
    76. 3 Function Description ...113
    77. 4 Overview ...114
    78. 5 Software...114
    79. 6 Command List ...116
    80. 7 측정 파라미터 설명 ...117
    81. 8 CA interface ...123
    82. 9 EVM RF TUNNER SYSTEM ...123
    83. 10 EVM RE TUNNER IC 구성도 ...124
    84. 11 EVM RF TUNNER CIRCUIT ...125
    85. 12 EVM MAIN BOARD CIRCUIT ...127
    86. 제3절 분석 도구...131
  • 참고문헌

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