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보고서 상세정보

복합위상 신호를 적용한 다중 접속 칩셋 개발
Development of Multiple Access Chipset using Multi-phase Signals

  • 사업명

    정보통신원천기술개발(기금)

  • 과제명

    복합위상 신호를 적용한 다중 접속 칩셋 개발

  • 주관연구기관

    전자부품연구원
    Korean Electronics Technology Institute

  • 보고서유형

    최종보고서

  • 발행국가

    대한민국

  • 언어

    한국어

  • 발행년월

    2007-01

  • 과제시작년도

    2003

  • 주관부처

    정보통신부
    Ministry of Information and Communication

  • 등록번호

    TRKO201000015528

  • 과제고유번호

    1440000554

  • DB 구축일자

    2013-04-18

  • 초록 


    $\circ$ 1st Stage(3 year) : Development of 6/12Mbps multiple access chipset using multi-phase signal
    - Development ...

    $\circ$ 1st Stage(3 year) : Development of 6/12Mbps multiple access chipset using multi-phase signal
    - Development of system specifications(PHY, MAC layer)
    - Study on 6/12Mbps multiple access signal processing technique and HMA signal processing
    - Development of core IPs for 6/12Mbps multiple access chipset and its test platform
    $\circ$ 2nd Stage(2 year) : Development of 54/108Mbps multiple access chipset using multi-phase signal
    - Study on the optimization of high-speed signal processing algorithm
    - Study on the optimization of signal processing technique for 54/108Mbps multiple access and HMA signal processing
    - Development of core IPs for 54/108Mbps multiple access chipset and its test platform


    $\circ$ 1단계(3년) : 6/12 Mbps의 복합위상 신호를 적용한 다중접속 칩셋개발 (목표상향조정 : 당초 계획은 5Mbps)
    - 시스템 규격 (PHY, MAC Layer) 연구 개발
    - 6/...

    $\circ$ 1단계(3년) : 6/12 Mbps의 복합위상 신호를 적용한 다중접속 칩셋개발 (목표상향조정 : 당초 계획은 5Mbps)
    - 시스템 규격 (PHY, MAC Layer) 연구 개발
    - 6/12 Mbps의 다중접속 신호처리 기술 및 HMA 신호처리 연구
    - 6/12 Mbps의 다중접속 핵심 칩셋 IP 및 Test 플랫폼 개발
    $\circ$ 2단계(2년) : 54/108 Mbps의 복합위상 신호를 적용한 다중접속 칩셋 개발 (목표상향조정 : 당초 계획은 20Mbps)
    - 고속 제어신호처리용 최적화 알고리듬 연구
    - 54/108 Mbps의 다중접속 신호처리 최적화 기술 및 HMA 신호처리 연구
    - 54/108 Mbps의 핵심 칩셋 IP 및 Test 플랫폼 개발


  • 목차(Contents) 

    1. 표지 ...1
    2. 제출문 ...3
    3. 요약문 ...4
    4. SUMMARY...8
    5. CONTENTS ...12
    6. 목차 ...15
    7. 제1장 서론 ...18
    8. 제1절 연차별 연구개발 목표 및 내용 ...22
    9. 제2장 PHY/MAC Layer 규격 연구 및 알고리즘 개발...
    1. 표지 ...1
    2. 제출문 ...3
    3. 요약문 ...4
    4. SUMMARY...8
    5. CONTENTS ...12
    6. 목차 ...15
    7. 제1장 서론 ...18
    8. 제1절 연차별 연구개발 목표 및 내용 ...22
    9. 제2장 PHY/MAC Layer 규격 연구 및 알고리즘 개발 ...27
    10. 제1절 Physical Layer 규격 연구 및 알고리듬 개발 ...27
    11. 1. Physical Layer 알고리듬 개발 ...27
    12. 2. Physical Layer 규격 연구 ...119
    13. 제2절 데이터 링크 계층 규격 연구 및 알고리즘 개발 ...162
    14. 1. 개요 ...162
    15. 2. MAC Layer Function ...170
    16. 3. MAC 프레임 구조 ...176
    17. 제3장 PHY/MAC Layer 구현 ...188
    18. 제1절 Physical Layer 구현 ...188
    19. 1. 송신부 ...188
    20. 2. 채널 모델링 ...202
    21. 3. 수신부 구현 ...204
    22. 4. 수신기 전체 시뮬레이션 및 성상도 ...233
    23. 제2절 MAC Layer 구현 ...242
    24. 1. 개요 ...242
    25. 2. MAC H/W ...247
    26. 3. MAC F/W & S/W ...257
    27. 제4장 다중 접속 SoC 개발 ...261
    28. 제1절 개요 ...261
    29. 제2절 SoC 시스템 개요 ...261
    30. 1. 임베디드 프로세서와 메모리 ...262
    31. 2. Peripherals ...265
    32. 3. DMA 설계 ...269
    33. 4. External Bus Interface ...275
    34. 5. Clock 구조 및 저전력 모드 ...277
    35. 제3절 Host Interface ...278
    36. 1. PCMCIA 슬래이브와 범용 슬래이브 ...278
    37. 2. USB 인터페이스 ...280
    38. 제4절 FPGA 검증 및 ASIC 제작 ...285
    39. 1. FPGA 검증 ...285
    40. 2. ASIC 제작 ...287
    41. 3. ASIC 검증 ...289
    42. 제5장 응용 프로그램 개발 ...294
    43. 제1절 디바이스 드라이버 개요 ...294
    44. 1. 디바이스 드라이버의 개념 ...294
    45. 2. 디바이스 드라이버의 종류 ...295
    46. 3. 디바이스 드라이버 동작방식 ...297
    47. 4. 디바이스 드라이버의 플러그 앤 플레이 절차 ...298
    48. 제2절 PCMCIA 네트워크 드라이버 개발 ...299
    49. 1. PCMCIA 아키텍쳐 ...299
    50. 2. PCMCIA 네트워크 드라이버 패킷 흐름 ...302
    51. 3. PCMCIA Miniport Driver의 구조 ...303
    52. 4. PCMCIA Miniport Driver와 Koinonia간의 통신 방법 ...304
    53. 제3절 USB 네트워크 드라이버 개발 ...306
    54. 1. USB 아키텍쳐 ...306
    55. 2. USB 네트워크 드라이버 패킷흐름 ...308
    56. 3. USB Miniport Driver의 구조 ...309
    57. 4. USB Miniport Driver와 Koinonia간의 통신 방법 ...310
    58. 제4절 응용프로그램 및 시스템 개발 ...313
    59. 제6장 기술 이전 및 Field Test ...316
    60. 제1절 기술 이전 ...316
    61. 제2절 Field Test ...330
    62. 1. 테스트 환경 ...330
    63. 2. 양방향 통신 테스트 결과 ...331
    64. 3. 양방향 통신 테스트 결과 데이터 ...331
    65. 제3절 ASIC Chip Test ...334
    66. 1. Test Result Table ...334
    67. 2. Internal IP Test ...334
    68. 3. Functional Test ...343
    69. 제7장 결론 ...350
    70. 부록 A : ISO/IEC JTC1 WG6 standard draft ...352
    71. 부록 B : KWPAN1100 datasheet ...354
    72. 부록 C : KWPAN1100 Brief manual ...356
  • 참고문헌

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