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보고서 상세정보

고속 IPSec 암호처리 FPGA칩 구현 및 암호가속보드 개발
Implementation of IPSec security processor FPGA and development of security accelerator board

  • 사업명

    정보통신산업기술개발(기금)

  • 과제명

    고속 IPSec 암호 처리 FPGA칩 구현 및 암호 가속 보드 개발

  • 주관연구기관

    (주)시큐어넥서스

  • 연구책임자

    김주한

  • 참여연구자

    김성배   주성원   오상영   민태연   최정이   배기덕   장한성   권지웅  

  • 보고서유형

    최종보고서

  • 발행국가

    대한민국

  • 언어

    한국어

  • 발행년월

    2004-05

  • 과제시작년도

    2003

  • 주관부처

    정보통신부

  • 사업 관리 기관

    정보통신연구진흥원
    Institute for Information Technology Advancement

  • 등록번호

    TRKO201000016635

  • 과제고유번호

    1440000078

  • DB 구축일자

    2013-04-18

  • 초록 


    IPsec is a set of extensions to the IP protocol family. It provides cryptographic security services. These services allow for aut...

    IPsec is a set of extensions to the IP protocol family. It provides cryptographic security services. These services allow for authentication, integrity, access control, and confidentiality. IPsec can be used on any machine which does IP networking. dedicated IPsec gateway machines can be installed wherever required to protect traffic. IPsec can also run on routers, on firewall machines, on various application servers, and on end-user desktop or laptop machines.
    IPsec consists of a couple of separate protocols, listed below: AH(Authentication Header) provides authenticity guarantee for packets, by attaching strong crypto checksum to packets. ESP(Encapsulating Security Payload) provides confidentiality guarantee for packets, by encrypting packets with encryption algorithms.


    가. 자료조사 및 규격 결정
    나. IPsec구조 연구
    (1) IPsec mode(Transport and tunnel)
    (2) 인증 프로토콜(AH: Authentication Header)
    (3) 암호화 프로토...

    가. 자료조사 및 규격 결정
    나. IPsec구조 연구
    (1) IPsec mode(Transport and tunnel)
    (2) 인증 프로토콜(AH: Authentication Header)
    (3) 암호화 프로토콜(ESP: Encapsulating Security Payload)
    (4) ESP패킷처리, 인증 알고리즘
    다. 고속 암호 알고리즘 설계
    (1) DES/3DES
    (가) 설계 규격 및 I/O pin결정
    (나) 64, 128 키 비트 DES/3DES하드웨어 알고리즘 연구
    (다) pipeline구조 연구
    (2) SEED
    (가) 설계 규격 및 I/O pin결정
    (나) 개선된 pipeline구조 연구
    (나) 효율적인 라운드 키 생성 블록 설계
    (3) AES(Rjndael)
    (가) 설계 규격 및 I/O pin결정
    (나) 개선된 알고리즘 연구
    (다) 고속 pipeline구조 연구
    (라) Key scheduling기법 연구
    라. 인증 알고리즘 연구
    (1) HMAC용 하드웨어 설계기법 연구
    (2) SHA-1을 위한 고속 하드웨어 구조 연구
    마. PCI I/F 및 Linux Device Driver
    (1) PCI I/F 연구
    (2) I/F Architecture 구조 연구 및 설계
    (3) Linux Device Driver 연구
    바. Verilog 모델링 및 시뮬레이션
    (1) DES(3DES)의 각 블록 Verilog modeling및 합성
    (2) SEED의 각 블록 Verilog modeling및 합성
    (3) AES의 각 블록 Verilog modeling및 합성
    (4) HMAC, HAS-1의 각 블록 Verilog modeling및 합성
    (5) PCI I/F의 각 블록 Verilog modeling및 합성
    사. Timing 시뮬레이션 및 검증
    (1) 암호 엔진(DES/3DES), SEED, AES) 통합 simulation
    (2) 인증 엔진(HMAC-HSA-1) 통합 simulation
    (3) PCI I/F simulation
    (4) one-chip 시뮬레이션 및 검증
    아. I/O interface 설계
    (1) 입출력 회로 및 규격 결정
    (2) 출력 timing도 결정
    자. FPGA구현 및 테스트


  • 목차(Contents) 

    1. 표지 ...1
    2. 제출문 ...3
    3. 요약문 ...4
    4. SUMMARY ...9
    5. CONTENTS ...10
    6. 목차 ...11
    7. 제1장 서 론 ...14
    8. 제2장 관련연구 ...16
    9. 제1절 IPsec 프로토콜 ...16
    10. 1. IPSec의 Mo...
    1. 표지 ...1
    2. 제출문 ...3
    3. 요약문 ...4
    4. SUMMARY ...9
    5. CONTENTS ...10
    6. 목차 ...11
    7. 제1장 서 론 ...14
    8. 제2장 관련연구 ...16
    9. 제1절 IPsec 프로토콜 ...16
    10. 1. IPSec의 Mode ...16
    11. 가. Transport Mode ...16
    12. 나. Tunnel Mode 모드 ...17
    13. 2. IPsec 프로토콜 ...17
    14. 가. AH(Authentication Header) ...17
    15. 나. ESP ...19
    16. 제2절 암호 시스템 ...22
    17. 1. DES 알고리즘 ...23
    18. 2. 3DES 알고리즘 ...26
    19. 3. SEED 알고리즘 ...28
    20. 4. AES알고리즘 ...31
    21. 가. ByteSub ...33
    22. 나. ShiftRow ...34
    23. 다. MixColumn ...35
    24. 라. AddRoundKey ...36
    25. 마. Round Transform ...38
    26. 제3절 인증 시스템 ...39
    27. 1. SHA-1 알고리즘 ...39
    28. 2. HMAC 알고리즘 ...43
    29. 제4절 PCI Interface ...44
    30. 1. PCI의 개요 ...44
    31. 2. PCI의 구성 요소 ...45
    32. 제5절 Divice Driver ...50
    33. 1. Linux Device Driver 개요 ...50
    34. 2. 인터럽트와 폴링 ...51
    35. 가. 폴링 ...51
    36. 나. 인터럽트 ...51
    37. 3. DMA(Direct Memory Access) ...52
    38. 4. 메모리 ...53
    39. 5. Kernel Interface ...53
    40. 가. 문자 장치 ...54
    41. 나. 블록 장치 ...55
    42. 다. 네트웍 장치 ...56
    43. 제3장 암호가속 보드의 설계 ...57
    44. 제1절 암호가속 보드의 구조 설계 ...57
    45. 1. 암호 가속 보드의 구조 ...57
    46. 2. 동작 흐름도 ...57
    47. 제2절 고속 IPsec 암호 처리 시스템 설계 ...59
    48. 1. 개선된 암호 및 인증 알고리즘 ...59
    49. 가. 개선된 암호 알고리즘 ...59
    50. (1) DES/3DES 알고리즘 ...59
    51. (2) SEED 알고리즘 ...60
    52. (가) 개선된 알고리듬 ...60
    53. (나) 파이프라인 구조 ...61
    54. (3) AES 알고리즘 ...62
    55. (가) 개선된 알고리즘 ...62
    56. (나) 파이프라인 구조 ...63
    57. 나. 개선된 인증 알고리즘 ...64
    58. (1) 개선된 SHA-1 알고리즘 ...64
    59. 2. 고속 암호 및 인증 엔진의 설계 ...66
    60. 가. 암호 및 인증 엔진 설계 ...66
    61. (1) Iterative 방식을 사용한 엔진 설계 ...66
    62. (2) Pipeline 방식을 사용한 엔진 설계 ...67
    63. (3) DES/3DES 설계 ...69
    64. (4) SEED 설계 ...71
    65. (5) AES 설계 ...72
    66. (6) HMAC-SHA-1 설계 ...73
    67. 제3절 PCI Interface의 설계 ...76
    68. 1. PCI Interface의 전체구조 ...76
    69. 가. Configuration Register 설계 ...76
    70. 나. PCI Master/Target 설계 ...80
    71. 다. DMA 설계 ...81
    72. 라. Memory 설계 ...82
    73. 제4절 Device Driver의 설계 ...83
    74. 1. 암호 가속보드 디바이스 ...83
    75. 2. Kernel Level Library Function ...84
    76. 제4장 암호가속 보드의 구현 및 성능평가 ...88
    77. 제1절 고속 IPsec 암호 및 인증 시스템의 구현결과 ...88
    78. 1. DES/3DES 구현결과 ...88
    79. 가. 합성 결과 ...88
    80. 나. 시뮬레이션 결과 ...90
    81. 2. SEED 구현결과 ...94
    82. 가. 합성 결과 ...94
    83. 나. 시뮬레이션 결과 ...95
    84. 3. AES 구현결과 ...97
    85. 가. 합성 결과 ...97
    86. 나. 시뮬레이션 결과 ...98
    87. 4. HMAC-SHA-1 구현결과 ...100
    88. 가. SHA-1 ...100
    89. 나. HMAC-SHA-1 ...102
    90. 5. 암호 및 인증 엔진 ...103
    91. 가. 합성 결과 ...103
    92. 나. 시뮬레이션 결과 ...104
    93. 제2절 PCI Interface의 구현 결과 ...106
    94. 1. 합성 결과 ...106
    95. 2. 시뮬레이션 결과 ...106
    96. 제3절 Device Driver의 구현 결과 ...108
    97. 1. Descriptor 구조 ...108
    98. 2. Command 구조 ...109
    99. 3. Source & Result 구조 ...110
    100. 제4절 테스트 소프트웨어 구현 결과 ...111
    101. 1. nFreeSwan ...111
    102. 제5절 암호 가속 보드의 구현 결과 ...115
    103. 1. 암호 가속 카드 블록 다이어그램 ...115
    104. 2. 회로도 및 외형 ...115
    105. 3. Pin Description ...117
    106. 제6절 성능 평가 ...119
    107. 1. 기능 시험 결과 ...119
    108. 2. 성능 시험 결과 ...122
    109. 제5장 결론 및 추후과제 ...125
    110. 제1절 결론 ...125
    111. 제2절 문제점 및 개선 방안 ...126
    112. 제3절 추후과제 ...126
    113. 제6장 참고문헌 ...127
  • 참고문헌

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