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보고서 상세정보

DMB방송을 위한 Mobile용 멀티미디어 영상압축 프로세서의 SoC 구현 기술 개발
Mobile multimedia image compression processor for DMB

  • 사업명

    IT산업기술개발사업(기금)

  • 과제명

    DMB방송을 위한 Mobile용 멀티미디어 영상압축 프로세서의 SoC 구현 기술 개발

  • 주관연구기관

    (주)하이칩스

  • 연구책임자

    김영민

  • 참여연구자

    이경민   오경호   박상용   이기홍   황예진   문윤정   손창훈  

  • 보고서유형

    최종보고서

  • 발행국가

    대한민국

  • 언어

    한국어

  • 발행년월

    2006-05

  • 과제시작년도

    2005

  • 주관부처

    정보통신부

  • 사업 관리 기관

    정보통신연구진흥원
    Institute for Information Technology Advancement

  • 등록번호

    TRKO201000017878

  • 과제고유번호

    1440001970

  • DB 구축일자

    2013-04-18

  • 초록 


    ...


    ○ 향상된 고화질 정지·동영상 압축프로세서의 C-모델링 및 압축 부호화 및 복호화에 대한 알고리즘 개발
    블록 단위 압축 부호화에 적합한 움직임 추정 및 보상 방식 개발
    움직임 보상 에러에 대한 엔트로피 부호화 방식 개발...

    ○ 향상된 고화질 정지·동영상 압축프로세서의 C-모델링 및 압축 부호화 및 복호화에 대한 알고리즘 개발
    블록 단위 압축 부호화에 적합한 움직임 추정 및 보상 방식 개발
    움직임 보상 에러에 대한 엔트로피 부호화 방식 개발
    실시간 압축 부호화에 적합한실용적인 비트율 제어 방식 개발
    움직임 보상형 비디오부호화/복호화 비트열 구문 개발
    ○ 고압축 고화질 정지·동영상 압축프로세서의 Front-End 설계
    고압축 고화질 정지·동영상 압축프로세서 칩 구조 최적화
    저 Gate count화
    고압축 고화질 정지·동영상 압축프로세서 칩 인터페이스 설계 및 제작
    ○ 설계된 주요 블록들의 Top Merge 및 FPGA 구현
    Altera사의 Quartus Foundation을 이용한 FPGA 설계
    ○ RTL 수준 통합 검증
    고압축 고화질 정지·동영상 압축프로세서 VHDL 모델, HDL Model, 주변 컨트롤러들의 HDL 모델들을 포함하는 Prime Cell 등을 모두 합친 통합 환경에서 다양한 테스트 벡터들로 검증
    ○ FPGA 테스트
    FPGA 테스트 베드 제작 및 테스트
    ○ 설계된 각 블록들에 대한 IP화
    카메라 IP 개발 및 주요 서브 블록에 대한 IP 개발
    고압축 고화질 정지·동영상 압축프로세서들에 대한 IP 개발
    ○ 고압축 고화질 정지·동영상 압축프로세서 칩을 이용한 PC 기반 고해상도 영상 압축 보드 설계
    ○ Embedded SoC Platform 기반 IP 최적화 수행
    ○ Embedded 개발 Kit을 사용하여 SoC Platform 실장 Test
    ○ Embedded S/W 개발
    Device Driver 개발
    Embedded OS 포팅
    Boot loader 개발
    ○ Embedded SoC Platform 기반한 테스트 베드 제작 및 전체 시스템 개발


  • 목차(Contents) 

    1. 표지 ...1
    2. 제출문 ...3
    3. 요약문 ...4
    4. 목차 ...9
    5. 제1장 서 론 ...14
    6. 1절 제품개발의 필요성 ...14
    7. 2절 국내외 관련 기술의 현황 및 전망 ...15
    8. 1. 세계적 기술현황 및 전망 ...15
    9. 2. 국내 기술현황 및...
    1. 표지 ...1
    2. 제출문 ...3
    3. 요약문 ...4
    4. 목차 ...9
    5. 제1장 서 론 ...14
    6. 1절 제품개발의 필요성 ...14
    7. 2절 국내외 관련 기술의 현황 및 전망 ...15
    8. 1. 세계적 기술현황 및 전망 ...15
    9. 2. 국내 기술현황 및 전망 ...16
    10. 3. 기술개발의 파급효과 ...17
    11. 가. 파급효과 ...17
    12. 나. 활용방안 ...19
    13. 3절 당해연도 기술개발 목표 및 내용 ...19
    14. 1. 기술개발 목표 ...19
    15. 2. 기술개발 내용 ...20
    16. 3. 당해연도 기술개발 내용 ...21
    17. 제2장 JPEG2000의 개요 ...23
    18. 1절 JPEG2000의 특징 ...23
    19. 1. JPEG2000의 특징 ...24
    20. 2. JPEG2000의 응용 ...25
    21. 2절 JPEG2000 구조 및 알고리즘 ...27
    22. 1. JPEG2000 Encoding 구조 ...27
    23. 2. Discrete Wavelet Transform ...27
    24. 가. Wavelet 개요 ...28
    25. 나. 동작 모델 기능 검증 ...33
    26. 다. DWT 필터 ...34
    27. 3. Quantization(양자화) ...36
    28. 가. Scalar Quantization 개요 ...37
    29. 4. Tier-1 코딩 블록 ...40
    30. 가. Tier-1 코딩의 기본 개념 ...40
    31. 나. Context 추출부 ...43
    32. 다. 산술부호화부 (MQ coder) ...54
    33. 라. Packetization Coding ...64
    34. 제3장 H.264의 알고리즘 ...70
    35. 1절 H.264의 특징 ...70
    36. 1. H.264의 특징 ...70
    37. 가. Intra Prediction and coding ...71
    38. 2. H.264의 Profile ...76
    39. 3. H.264의 응용분야 ...79
    40. 2절 H.264의 알고리즘 ...79
    41. 1. H.264 부호화기 구조 ...79
    42. 2. Intra Prediction Coding ...80
    43. 가. 4×4 휘도 블록을 위한 Intra Prediction ...81
    44. 나. 16×16 휘도 블록을 위한 Intra Prediction ...90
    45. 다. 8x8화소 색도 블록을 위한 Intra Prediction ...92
    46. 라. 예측 모드 선택 방법 ...92
    47. 3. 정수변환 (Integer DCT (Discrete Cosine Transform)) ...93
    48. 가. 정수변환 구조 ...93
    49. 나. 정수 역변환의 구조 ...96
    50. 4. 양자화의 구조 ...97
    51. 5. 역양자화의 구조 ...98
    52. 제4장 ARM Processor ...100
    53. 1절 ARM Processor의 특징 ...100
    54. 1. ARM Processor의 특징 ...100
    55. 2. ARM Program 모델 ...102
    56. 가. 프로그램 상태 레지스터(CPSR) ...104
    57. 나. 메모리 시스템 ...105
    58. 다. 로드-저장 구조 ...107
    59. 라. Supervisor 모드 ...109
    60. 마. ARM 명령어 세트 ...109
    61. 바. I/O 시스템 ...110
    62. 사. ARM 예외처리 ...111
    63. 아. ARM C 컴파일러 ...114
    64. 자. ARM 어셈블리 언어 ...114
    65. 차. 링커 ...114
    66. 카. ARMsd ...115
    67. 타. ARMulator ...115
    68. 파. ARM 개발보드 ...116
    69. 하. 소프트웨어 툴 키드 ...117
    70. 제5장 영상압축 Processor의 Reconfigurable Architecture ...119
    71. 1절 영상압축 Processor의 전체 시스템 구성 ...119
    72. 2절 영상압축 Processor의 하드웨어 설계 ...120
    73. 1. Reconfigurable Architecture 의 구성 ...120
    74. 가. Integrated Compression Engine 의 구성 ...120
    75. 나. Integrated Address Generator 의 구성 ...122
    76. 2. Motion Estimation 의 구성 ...124
    77. 가. ME 하드웨어 모듈별 상세 설계 내용 ...127
    78. 3. DWT(Discrete Wavelet Transform) Engine 의 구성 ...138
    79. 4. Tier1 Engine의 구성 ...139
    80. 가. 전체 Tier1 Block Diagram ...139
    81. 나. Tier1 Execution Unit Block Diagram ...141
    82. 다. Context Extraction Unit Block Diagram ...142
    83. 라. Pass 처리 Unit Block Diagram ...143
    84. 제3절 영상압축 Processor의 Software 구성 ...144
    85. 1. H.264 Software 구성 ...144
    86. 가. lencode.c ...144
    87. 나. image.c ...144
    88. 다. block.c ...145
    89. 라. loopFilter.c ...145
    90. 마. macroblock.c ...145
    91. 바. mode_decision.c ...145
    92. 사. mv_search.c ...145
    93. 아. nal.c ...145
    94. 자. ratectl.c ...145
    95. 차. slice.c ...146
    96. 카. transform8x8.c ...146
    97. 타. vlc.c ...146
    98. 2. JPEG2000을 구현하는 software 구성 ...146
    99. 가. enc_mainbody ...146
    100. 나. rct ...146
    101. 다. rateallocate ...146
    102. 라. enc_encodetiledata ...146
    103. 제4절 PLD를 이용한 시스템 상의 검증 ...147
    104. 1. QuartusII를 이용한 하드웨어 소프트웨어 통합 설계 ...147
  • 참고문헌

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